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1. (WO1997039530) HIGH-SPEED AND HIGH-PRECISION PHASE LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/039530    International Application No.:    PCT/US1997/005525
Publication Date: 23.10.1997 International Filing Date: 04.04.1997
Chapter 2 Demand Filed:    06.11.1997    
IPC:
H03L 7/089 (2006.01)
Applicants: SILICON IMAGE, INC. [US/US]; Suite 222, 1032 Elwell Court, Palo Alto, CA 94303 (US)
Inventors: LEE, Kyeongho; (US).
JEONG, Deog-Kyoon; (US)
Agent: OKAMOTO, James, K.; Fenwick & West L.L.P., Suite 700, Two Palo Alto Square, Palo Alto, CA 94306 (US)
Priority Data:
08/631,420 12.04.1996 US
Title (EN) HIGH-SPEED AND HIGH-PRECISION PHASE LOCKED LOOP
(FR) BOUCLE A PHASE ASSERVIE A GRANDE VITESSE ET HAUTE PRECISION
Abstract: front page image
(EN)A phase lock loop includes a charge pump, a voltage controlled oscillator (VCO), and a phase frequency detector. The phase frequency detector has a dynamic logic structure. The phase frequency detector generates up and down signals for directing the charge pump to provide a voltage signal to the VCO to vary the frequency of the VCO clock. The difference between the up and down signals is indicative of the phase difference between the reference clock signal and the VCO clock. The phase frequency detector includes up and down signal generators for generating the up and down signals, respectively. The up signal generator includes a first p field effect transistor (FET) having a gate for receiving a set signal, a second p FET having a source coupled to the drain of the first p FET and having a gate for receiving a reference clock signal. A first n FET has a source coupled to the drain of the second p FET and has a gate for receiving the set signal. A third p FET has a gate coupled to the drain of the second p FET. A second n FET has a source coupled to the drain of the third p FET for providing the up signal, and has a gate for receiving the reference clock signal. A third n FET has a source coupled to the drain of the second n FET and has a gate coupled to the gate of the third p FET. The down signal generator includes a fourth p FET having a gate for receiving the set signal. A fifth p FET has a source coupled to the drain of the fourth p FET and has a gate for receiving a VCO clock signal. A fourth n FET has a source coupled to the drain of the fifth n FET and has a gate for receiving the set signal. A sixth p FET has a gate coupled to the drain of the fifth p FET. A fifth n FET has a source coupled to the drain of the sixth p FET and has a gate for receiving the VCO clock signal. A sixth n FET has a source coupled to the drain of the fifth n FET for providing the down signal, and has a gate coupled to the gate of the sixth p FET. A reset circuit, such as a NAND gate, has a first input coupled to the drain of the third p FET, has a second input coupled to the drain of the sixth p FET, and has an output for generating the set signal.
(FR)La présente invention concerne une boucle à phase asservie comprenant une pompe à charge, un oscillateur commandé en tension et un comparateur de phase. Le comparateur de phases dispose d'une structure logique dynamique. Le comparateur de phases génère des signaux hauts et bas servant à demander à la pompe à charge de fournir à l'oscillateur commandé en tension un signal tension destiné à faire varier la fréquence de l'horloge de l'oscillateur commandé en tension. La différence entre les signaux hauts et bas est caractéristique du déphasage entre le signal d'horloge de référence et l'horloge de l'oscillateur commandé en tension. Le comparateur de phases comporte des générateurs de signal haut et de signal bas servant, respectivement, à générer des signaux hauts et des signaux bas. Le générateur de signal haut comporte un premier transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir un signal établi. La source d'un deuxième transistor à effet de champ à canal p est couplée au drain du premier transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir un signal d'horloge de référence. La source d'un premier transistor à effet de champ à canal n est couplée au drain du deuxième transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir le signal établi. Une électrode de grille d'un troisième transistor à effet de champ à canal p est couplée au drain du deuxième transistor à effet de champ à canal p. La source d'un deuxième transistor à effet de champ à canal n est couplée au drain du troisième transistor à effet de champ à canal p de façon à fournir un signal haut, une électrode de grille ce transistor permettant de recevoir le signal d'horloge de référence. La source d'un troisième transistor à effet de champ à canal n est couplée au drain du deuxième transistor à effet de champ à canal n, une électrode de grille de ce transistor étant couplée à l'électrode de grille du troisième transistor à effet de champ à canal p. Le générateur de signal bas comporte un quatrième transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir le signal établi. La source d'un cinquième transistor à effet de champ à canal p est couplée au drain du quatrième transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir un signal d'horloge de référence issu d'un oscillateur commandé en tension. La source d'un quatrième transistor à effet de champ à canal n est couplée au drain du cinquième transistor à effet de champ à canal p, une électrode de grille de ce transistor permettant de recevoir le signal établi. Une électrode de grille d'un sixième transistor à effet de champ à canal p est couplée au drain du cinquième transistor à effet de champ à canal p. La source d'un cinquième transistor à effet de champ à canal n est couplée au drain du sixième transistor à effet de champ à canal p, une électrode de grille ce transistor permettant de recevoir le signal d'horloge de référence issu d'un oscillateur commandé en tension. La source d'un sixième transistor à effet de champ à canal n est couplée au drain du cinquième transistor à effet de champ à canal n, une électrode de grille de ce transistor étant couplée à l'électrode de grille du sixième transistor à effet de champ à canal p. La première entrée d'un circuit de réinitialisation tel qu'une porte NON ET est couplée au drain du troisième transistor à effet de champ à canal p, une deuxième entrée étant couplée au drain du sixième transistor à effet de champ à canal p. En outre, ce circuit de réinitialisation comporte une sortie permettant de générer le signal établi.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN, YU.
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Publication Language: English (EN)
Filing Language: English (EN)