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1. (WO1997037356) FLASH MEMORY ADDRESS DECODER WITH NOVEL LATCH STRUCTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/037356    International Application No.:    PCT/US1997/005159
Publication Date: 09.10.1997 International Filing Date: 28.03.1997
Chapter 2 Demand Filed:    27.10.1997    
IPC:
G11C 8/08 (2006.01), G11C 8/10 (2006.01), G11C 11/56 (2006.01), G11C 16/04 (2006.01), G11C 16/08 (2006.01), G11C 16/10 (2006.01), G11C 16/14 (2006.01), G11C 16/16 (2006.01), G11C 16/34 (2006.01), H01L 27/115 (2006.01)
Applicants: APLUS FLASH TECHNOLOGY, INC. [US/US]; 13990 Pike Road, Saratoga, CA 95070 (US) (For All Designated States Except US).
LEE, Peter, W. [US/US]; (US) (For US Only).
TSAO, Hsing-Ya [--/--]; (TW) (For US Only).
HSU, Fu-Chang [--/--]; (TW) (For US Only)
Inventors: LEE, Peter, W.; (US).
TSAO, Hsing-Ya; (TW).
HSU, Fu-Chang; (TW)
Agent: HERBERT, Thomas, O.; Flehr, Hohbach, Test, Albritton & Herbert L.L.P., 4 Embarcadero Center, Suite 3400, San Francisco, CA 94111-4187 (US)
Priority Data:
08/624,322 29.03.1996 US
08/645,630 14.05.1996 US
08/676,066 05.07.1996 US
08/691,281 01.08.1996 US
08/726,670 07.10.1996 US
08/762,707 09.12.1996 US
  03.01.1997 US
08/779,765 07.01.1997 US
  18.03.1997 US
Title (EN) FLASH MEMORY ADDRESS DECODER WITH NOVEL LATCH STRUCTURE
(FR) DECODEUR D'ADRESSES A MEMOIRE FLASH A NOUVELLE STRUCTURE DE VERROUILLAGE
Abstract: front page image
(EN)A flash memory address decoder with a novel latch structure includes an address terminal to receive an address signal, a procedure terminal to receive a procedure signal, a power terminal to receive a power signal and a flash transistor array having a plurality of wordlines, sourcelines and bitlines. A sourceline decoder is coupled to the address terminal and the power terminals and configured to decode a portion of the address and provide an operational voltage on at least one of the sourcelines. A wordline decoder is coupled to the address terminal and the power terminal and includes a plurality of latches coupled to the wordlines. The wordline decoder is configured to decode a portion of the address and to latch selected wordlines to simultaneously provide a plurality of operational voltages on different ones of the wordlines. A bitline decoder is coupled to the address terminal and configured to decode a portion of the address and to select a plurality of the bitlines as selected bitlines. A sense amplifier is coupled to the bitline decoder and configured to sense current on the selected bitlines and to generate a data word corresponding to the current. A memory controller is coupled to the procedure terminal, the power terminal, the sourceline decoder, the wordline decoder, the bitline decoder and the sense amplifier, and is configured to control the sourceline decoder, the wordline decoder, the bitline decoder and the sense amplifier to perform a procedure responsive to the procedure signal.
(FR)L'invention porte sur un décodeur d'adresses à mémoire flash présentant une nouvelle structure de verrouillage et comportant une borne d'adressage, recevant le signal d'adressage, une borne de procédure recevant le signal de procédure, une borne d'alimentation recevant la tension d'alimentation et un réseau de transistors flash présentant une série de lignes de mots, de sources et de binaires. Un décodeur de lignes de source est relié à la borne de signal d'adressage et à la borne d'alimentation et conçu pour décoder une partie de l'adresse et fournir une tension de fonctionnement à au moins l'une des lignes sources. Un décodeur de lignes de mots, relié à la borne de signal d'adressage et à la borne d'alimentation, comporte une série de verrous reliés aux lignes de mots. Ledit décodeur sert à décoder une partie de l'adresse et à verrouiller les lignes de mots sélectionnées de manière à fournir simultanément une série de tensions de fonctionnement aux différentes lignes de mots. Un décodeur de lignes de binaires, relié à la borne de signal d'adressage, sert à décoder une partie de l'adresse et à sélectionner une série de lignes de binaires comme lignes de binaires sélectionnées. Un ampli de détection, relié au décodeur de lignes de binaires, sert à détecter le courant des lignes de binaires sélectionnées et générer un mot de données correspondant à son intensité. Un contrôleur de mémoire, relié à la borne de procédure, à la borne d'alimentation, au décodeur de lignes sources, au décodeur de lignes de lignes de mots, au décodeur de lignes de binaires, et à l'ampli de détection sert à commander le décodeur de lignes sources, le décodeur de lignes de lignes de mots, le décodeur de lignes de binaires, et l'ampli de détection en vue de l'élaboration d'une procédure répondant au signal de procédure.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, GH, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, US, UZ, VN, YU.
African Regional Intellectual Property Organization (GH, KE, LS, MW, SD, SZ, UG)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)