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1. (WO1997036332) FLOATING GATE NON-VOLATILE MEMORY DEVICE, AND A METHOD OF MANUFACTURING THE DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/036332    International Application No.:    PCT/IB1997/000227
Publication Date: 02.10.1997 International Filing Date: 10.03.1997
IPC:
H01L 21/8247 (2006.01), H01L 27/105 (2006.01), H01L 29/423 (2006.01)
Applicants: PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL).
PHILIPS NORDEN AB [SE/SE]; Kottbygatan 7, Kista, S-164 85 Stockholm (SE) (SE only)
Inventors: DORMANS, Guido, Jozef, Maria; (NL).
VERHAAR, Robertus, Dominicus, Joseph; (NL).
CUPPENS, Roger; (NL)
Agent: HOUBIERS, Ernest, E., M., G.; Internationaal Octrooibureau B.V., P.O. Box 220, NL-5600 AE Eindhoven (NL)
Priority Data:
96200791.0 22.03.1996 EP
Title (EN) FLOATING GATE NON-VOLATILE MEMORY DEVICE, AND A METHOD OF MANUFACTURING THE DEVICE
(FR) COMPOSANT MEMOIRE REMANENTE A GRILLE FLOTTANTE ET PROCEDE DE FABRICATION DE CE COMPOSANT
Abstract: front page image
(EN)The invention relates in particular, though not exclusively, to an integrated circuit with an embedded non-volatile memory with floating gate (10). According to the invention, at least two poly layers of equal or at least substantially equal thickness are used for this device. The first poly layer, poly A, is for the floating gate (10) and for the gates (22) of NMOS and PMOS in the logic portion of the circuit. The second poly layer, poly B, serves exclusively for the control electrode (21) above the floating gate. If so desired, a third poly layer may be deposited for both the control electrode and the logic gates, so that the thickness of these electrodes, and thus their resistances, are given desired values. Problems like overetching and bridging during saliciding are prevented in that the control electrode and the logic gates have the same thickness.
(FR)Cette invention se rapporte en particulier, mais pas exclusivement, à un circuit intégré doté d'une mémoire rémanente incorporée avec grille flottante (10). Selon cette invention, au moins deux couches de polysilicium d'épaisseur égale ou au moins sensiblement égale sont utilisées pour ce composant. La première couche de polysilicium, polysilicium A, est prévue pour la grille fottante (10) et pour les portes (22) de NMOS et PMOS dans la partie logique du circuit. La seconde couche de polysilicium, polysilicium B, sert exclusivement pour l'électrode de commande (21) au-dessus de la grille flottante. Si nécessaire, une troisième couche de polysilicium peut être déposée à la fois pour l'électrode de commande et pour les portes logiques, pour conférer des valeurs désirées aux épaisseurs de ces électrodes et, par conséquent, à leurs résistances. Les problèmes, tels que les attaques excessives et les courts-circuits de pontage pendant le dépôt de siliciures à auto-alignement, sont évités, dès lors que l'électrode de commande et les portes logiques ont la même épaisseur.
Designated States: CN, JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)