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1. (WO1997036315) A TRANSISTOR HAVING A VERTICAL CHANNEL AND A METHOD FOR PRODUCTION THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/036315    International Application No.:    PCT/SE1997/000450
Publication Date: 02.10.1997 International Filing Date: 18.03.1997
Chapter 2 Demand Filed:    19.09.1997    
IPC:
H01L 21/04 (2006.01), H01L 29/24 (2006.01), H01L 29/739 (2006.01)
Applicants: ABB RESEARCH LIMITED [CH/CH]; P.O. Box 8131, CH-8050 Zürich (CH) (For All Designated States Except US).
HARRIS, Christopher [GB/SE]; (SE) (For US Only).
KONSTANTINOV, Andrei [RU/SE]; (SE) (For US Only).
JANZEN, Erik [SE/SE]; (SE) (For US Only)
Inventors: HARRIS, Christopher; (SE).
KONSTANTINOV, Andrei; (SE).
JANZEN, Erik; (SE)
Agent: BJERKÉNS, Håkan; Bjerkéns Patentbyrå KB, P.O. Box 1274, S-801 37 Gävle (SE)
Priority Data:
9601177-0 27.03.1996 SE
Title (EN) A TRANSISTOR HAVING A VERTICAL CHANNEL AND A METHOD FOR PRODUCTION THEREOF
(FR) TRANSISTOR A CANAL VERTICAL
Abstract: front page image
(EN)An IGBT of SiC comprises superimposed a drain (1), a highly doped p-type substrate layer (2), a highly doped n-type buffer layer (3), a low doped n-type drift layer (4), a highly doped p-type base layer (5), a highly doped n-type source region layer (6) and source (7). The transistor also comprises a vertical trench (8) extending through the source region layer and the base layer and to the drift layer. It also comprises an additional low doped p-type layer (13) arranged laterally to the base layer, connecting it to an insulating layer (11) and extending vertically at least over the extension of the base layer. A gate electrode (12) is applied on the insulating layer for, upon applying a voltage to the gate electrode, forming a conducting inversion channel at the interface between said additional layer (13) and the insulating layer for electron transport from the source to the drain.
(FR)Un transistor bipolaire à grille isolée (IGBT) comporte les éléments superposées suivants: un drain (1), une couche de substrat de type p fortement dopée (2), une couche tampon de type n fortement dopée (3), une couche de migration de type n faiblement dopée (4), une couche de base de type p fortement dopée (5), une couche de zone source de type n fortement dopée (6) et une source (7). Le transistor comprend également une tranchée verticale (8) s'étendant à travers la couche de zone source et la couche de base, jusqu'à la couche de migration. Il comporte aussi une couche de type p faiblement dopée (13) disposée latéralement par rapport à la couche de base, la connectant à une couche isolante (11) et s'étendant verticalement au moins par-dessus l'extension de la couche de base. Une électrode de grille (12) est appliquée sur la couche isolante de sorte que, lorsque une tension est appliquée sur l'électrode de grille, un canal d'inversion conducteur soit formé au niveau de l'interface entre ladite couche supplémentaire (13) et la couche isolante et que le transport d'électrons soit assuré depuis la source jusqu'au drain.
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)