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1. WO1997027675 - KEY EQUATION SOLVER CIRCUIT AND REED-SOLOMON DECODER COMPRISING SAME

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[ FR ]

CIRCUIT DE RESOLUTION D'EQUATION-CLE ET DECODEUR REED-SOLOMON INCORPORANT UN TEL CIRCUIT

La présente invention concerne un circuit de résolution d'équation-clé et des applications de ce circuit dans des décodeurs correcteurs d'erreurs.

Des calculs arithmétiques sur les corps de Galois sont utiles dans un certain nombre d'applications. Une application importante est dans la réalisation de codeurs et de décodeurs correcteurs d'erreurs de transmission faisant appel à des codes cycliques de type BCH et en particulier de type Reed-Solomon (voir "Algebraic Coding Theory" de E.R. Berlekamp, Me Graw-Hill, New York, 1968). Un autre exemple d'application est dans la réalisation de systèmes de cryptage.

On s'intéresse à des corps de Galois CG(2m) de cardinal 2m, où m est un entier plus grand que 1. On note f(x)=xm+fm-1xm-1+fm-2xm-2+...+f1x+f0 le polynôme générateur de degré m utilisé pour construire le corps de Galois CG(2m), dont les coefficients fi(0≤i<m) sont dans le corps CG(2) (soit fi=0 ou 1) avec f0=1, et α un élément primitif de CG(2m) qui est une racine du polynôme f(x). Les puissances successives α1 (pour 0≤i<2m-1) de α définissent les 2m-1 éléments non nuls de CG(2m).

Une base dite standard du corps CG(2m) associée à l'élément primitif α est constituée par les éléments α0=1, α1=α,α2,...,αm-1. Tout élément A du corps de Galois CG(2m) peut être représenté par un unique m-uplet de bits (a0,a1,...,am-1) constituant les coordonnées de A dans la base standard {1,α,...,αm-1}:


D'autres bases peuvent être définies sur le corps de Galois CG(2m). En effet, comme le corps CG(2m) peut également être considéré comme un espace vectoriel de dimension m sur le corps CG(2), tout m-uplet d'éléments linéairement indépendants de CG(2m) en constitue une base. En particulier, on peut définir une base {β01,...,βm-1} dite duale de la base standard {1,α,...,αm-1} à partir des propriétés d'une fonction "trace" notée Tr(.) définie, pour tout élément x de CG(2m), par :


Cette fonction Tr est linéaire et prend ses valeurs dans CG(2). La base duale de la base standard {1,α,...,αm-1} est l'unique m-uplet {β01,...,βm-1} d'éléments de CG(2m} tel que Tr(αiβi)=1 et Tr(αiβk)=0 pour 0≤i,k≤m-1 et i≠k. Tout élément B du corps CG(2m) peut être représenté par un unique m-uplet de bits (b'0,b'1,...,b'm-1) constituant ses coordonnées dans la base duale {β01,...,βm-1} :


avec b'i=Tr (Bαi)

Dans l'article "Bit-Serial Reed-Solomon Encoders" (IEEETrans. on Information Theory, Vol. IT-28, N°6, novembre 1982), E.R. Berlekamp a présenté un circuit multiplieur uti-lisable dans des codeurs Reed-Solomon, dans lequel l'un des opérandes A est représenté en base standard (relation (1)), l'autre opérande B est représenté en base duale (relation (2)), et le résultat C=AB est produit en base duale :


Ce circuit multiplieur en base duale délivre en série les coordonnées en base duale du produit C=AB des deux opérandes en m cycles d'horloge, à raison d'un bit par cycle en commençant par le bit de poids le plus faible.

La présente invention trouve des applications, en particulier, dans des décodeurs Reed-Solomon. On s'intéresse à un code de Reed-Solomon RS (N, N-2t, t) défini sur le corps de Galois CG(2m). Un code de Reed-Solomon est un code cyclique en blocs dont le polynôme générateur g(x) de degré 2t à coefficients dans CG(2m) a pour racines 2t puissances consécutives d'un élément primitif ψ du corps CG(2m), ψ pouvant être égal à α ou plus généralement à toute racine du polynôme f(x) générateur du corps :


I étant une constante entière. Chaque mot de code se compose de N symboles (N<2m) du corps CG(2m) qui représentent N-2t symboles d'information indépendants. Le nombre t est le nombre maximum de symboles erronés que le code permet de corriger algébriquement. Chaque bloc reçu par le décodeur se compose de N symboles de CG(2m) r0 , r1 , . . . , rN-1 définissant le polynôme :

R(x)=rN-1xN-1 + ... + r1x + r0

En l'absence d'erreurs sur les symboles reçus, le polynôme générateur du code g(x) est un facteur de ce polynôme R(x).

Les méthodes de décodage font généralement intervenir des calculs de syndromes d'erreur. Un syndrome est une valeur du polynôme R(x) pour un élément donné du corps de Galois. Le plus souvent, on se limite au calcul des syndromes pour les 2t racines du polynôme générateur du code : Si=R(ψI+i) pour 0≤i_;2t-1. Si le bloc reçu comporte V symboles erronés rh ( 0 ) , rh ( 1 ) ' · · · ' rh (V-1 ) (V≤t et 0≤h(v)≤N-1 pour 0≤v≤V-1 ) , alors chaque syndrome Si vérifie :


où eh ( v ) désigne l ' amplitude de l ' erreur sur le symbole rh ( v ) .

Une manière commode de calculer un syndrome Si est d'utiliser un circuit consistant essentiellement en un multiplieur, un additionneur et un registre pour mettre en oeuvre la relation de récurrence


Avec la condition d'initialisation Si (0)=rN-1, le syndrome Si est calculé au fur et à mesure de l'arrivée des symboles rN-1-n (dans l'ordre des poids décroissants), et obtenu dès l'arrivée du dernier symbole r0 du bloc : Si=Si(N-1) .

Les 2t relations (4) ont 2V inconnues, à savoir les positions h(v) et les amplitudes eh (v) des erreurs. Pour résoudre ces équations, la plupart des algorithmes de décodage impliquent le calcul d'un polynôme localisateur d'erreurs σ(x) de degré V dont les racines sont les éléments du corps de Galois de la forme ψ-h(v). L'expression du polynôme localisateur d'erreurs est :


où κ=σ0 est un élément arbitraire du corps CG(2m) et σu=0 pour u>V. Les coefficients de ce polynôme vérifient le système linéaire :

y


Différents algorithmes existent pour résoudre le système linéaire (6), notamment l'algorithme d'Euclide et les algorithmes de type Berlekamp-Massey. L'algorithme d'Euclide est conceptuellement simple, mais sa mise en oeuvre dans un circuit VLSI requiert une complexité plus grande (en termes de nombre de portes logiques) que les algorithmes de type Berlekamp-Massey. Les algorithmes de type Berlekamp-Massey résolvent l'équation (6) en 2t itérations successives qui s'interprètent classiquement comme une construction récursive d'un registre à décalage à opérateurs linéaires modélisant le système (6). Dans une version traditionnelle de l'algorithme de Berlekamp-Massey (voir "Theory and Practice of Error Control Codes" de R.E. Blahut, Addison-Wesley, Reading, MA, 1993), on utilise les variables suivantes :

- polynôme localisateur σ(k) (x) égal à σ(x) au terme des 2t itérations (initialement σ(0)(x)=1) ;

- polynôme intermédiaire λ(k) (x) servant à la mise à jour du polynôme localisateur lors des itérations (initialement λ(0) (x)=1) ;

- Lk : variable entière représentant le degré de σ(k) (x) (initialement L0=0) ;

- écart de prédiction ("discrepancy")) Δk à valeurs dans le corps CG(2m) ; et

- δk : variable binaire,

et les calculs effectués à chaque itération k

(1≤k≤2t) sont :


σ(k) (x) = σ(k-1) (x) - Δkx.λ(k-1) (x) (7.4)

λ(k)(x) = δkΔk-1 σ(k-1) (x) + (1-δk)x.λ(k-1) (x) (7.5)

Diverses variantes de l'algorithme de Berlekamp- Massey ont été proposées dans le but de simplifier son implementation. On pourra par exemple consulter à cet égard l'article "Time Domain Algorithm and Architecture for Reed-Solomon Decoding", de S. Choomchuay et al, IEEE Proceedings-I, Vol. 140, N°3, juin 1993, pages 189-196, ou encore le document WO95/12850. L'article "VLSI Design of Inverse-Free Berlekamp-Massey Algorithm", de I.S. Reed et al, IEEE Proceedings-E, Vol.138, N° 5, Septembre 1991, pages 295-298, propose une variante intéressante dans la mesure où elle permet de se dispenser de calculer l'inverse Δk-1 de l'écart de prédiction (cf. équation 7.5). Cette variante revient à considérer une valeur a priori quelconque dans CG(2m) pour le coefficient κ=σ0, au lieu de κ=1 dans la version traditionnelle énoncée ci-dessus.

Une fois que le polynôme localisateur d'erreurs a été calculé, ses racines sont déterminées pour obtenir les positions h(v) des erreurs. Un procédure fréquemment utilisée pour cela, dite "recherche de Chien", consiste à calculer les valeurs du polynôme σ(x) pour chacun des éléments du corps CG(2m), une erreur étant identifiée chaque fois que σ(x)=0 (voir "Cyclic Decoding Procedure for the Bose-Chaudhuri-Hocquenghem Codes" par R.T. Chien, IEEE Trans. on Information Theory, Vol.10, 1964, pages 357-363). Cette procédure consiste en un calcul récursif des valeurs σ(ψ1-N+n) pour n=0,1,...,N-1 selon :


en exploitant les relations de récurrence :

ζu(n+1) = ζu(n)u

initialisées par :

ζu0 = σuu(1-N)

Les amplitudes des erreurs sont par exemple évaluées selon l'algorithme de Forney (Voir "On Decoding BCH Codes", par G.D. Forney, IEEE Trans. on Information Theory, Vol.11,

1965, pages 549-557). Un polynôme évaluateur d'erreurs ω(x) est défini par l'équation-clé :

ω(x) = [1+x.S(x)].σ(x) modulo x2t (10)

= ωt.xtt-1xt-1+...+ω1x + ω0,

S(x) désignant le polynôme des syndromes


Les amplitudes des erreurs sont alors obtenues par :


σ' (x) désignêint la dérivée du polynôme localisateur d'erreurs. Les valeurs du dénominateur ψ1-N+nσ' (ψ1-N+n) pour n=0,1,...,N-1 peuvent être obtenues simplement lors de la recherche de Chien (par une somme telle que (8) dans laquelle seuls les termes pour u impair sont sommés). Les valeurs du numérateur ψ(I-1) (1-N+n)ω(ψ1-N+n) peuvent être obtenues par une procédure semblable à la recherche de Chien pour n=0,1,...,N-1, étant donné que


avec les relations de récurrence :

ξu(n+1) = ξu(n)u+I-1 (13)

initialisées par :

Eu (0) = ωu(u+I-1) (1-N)

Lorsque l'équation-clé est résolue selon un algorithme de type Berlekamp-Massey, les coefficients du polynôme évaluateur ω(x) peuvent être calculés lors des 2t itérations de cet algorithme. Dans le cas de la version traditionnelle de l 'algorithme énoncée ci-dessus, le polynôme évaluateur ω(k) (x) est initialisé par ω (0)(x)=1, un autre polynôme intermédiaire μ(k) (x) est initialisé par μ(0) (x)=0, et chaque itération k (1≤k≤2t) comporte, en plus des calculs (7.1) à (7.5), une mise à jour des polynômes ω(k) (x) et μ(k) (x) selon des relations semblables à (7.4) et (7.5) conduisant à ω(2t) (x) =ω(x) :

ω(k) (x) = ω(k-1) (x) - Δkx. μ(k-1) (x) (7.6) μ(k) (x) = δk Δk-1 ω(k-1) (x) + (1-δk)x.μ(k-1) (x) (7.7)

Le procédé de décodage dont les grandes lignes ont été rappelées ci-dessus s'accomode bien d'une organisation en pipe-line pour réduire le temps de décodage et les capacités de mémoire tampon requises : pendant qu'une partie du circuit décodeur résout l'équation-clé à l'égard d'un bloc courant, une autre partie du circuit calcule les syndromes pour le bloc suivant et une autre partie encore procède aux corrections pour le bloc précédent.

Les décodeurs actuels doivent permettre de traiter les débits d'information très élevés, pouvant atteindre la centaine de mégabits par seconde (Mbit/s). Atteindre de telles cadences de traitement avec des circuits VLSI destinés au grand public est un défi majeur pour les concepteurs de décodeurs.

Pour répondre aux contraintes d'intégration, il convient que le décodeur présente une structure régulière, tout en minimisant la quantité d'éléments de circuit requis pour obtenir une cadence de traitement donnée. En particulier, on souhaite limiter le nombre de circuits multiplieurs qui nécessitent une surface de silicium notable. Dans une implementation typique d'un algorithme de type Berlekamp-Massey, il faut au moins trois multiplieurs pour chaque coefficient du polynôme localisateur, un pour obtenir les produits σu(k-1)Sk-u-1 de l 'équation (7.1), un autre pour les produits Δkλu-1 utiles dans l'équation (7.4), et un troisième pour les produits Δk-1σu(k-1) utiles pour l'équation (7.5). Le document WO 95/12850 décrit une architecture faisant appel à seulement deux multiplieurs pour chaque coefficient. Mais cette architecture convient seulement pour une version particulière de l'algorithme de Berlekamp-Massey dans laquelle le polynôme intermédiaire est mis à jour dans la première phase de chaque itération en même temps que l ' écart de prédiction est calculé, et le polynôme localisateur est mis à jour dans une seconde phase de chaque itération.

Un but de la présente invention est de proposer une autre solution pour limiter le nombre de composants nécessaires à la résolution de l'équation-clé dans un décodeur BCH, notamment Reed-Solomon, et que cette solution soit compatible avec diverses versions de l'algorithme de Berlekamp-Massey dans lesquelles l'écart de prédiction est calculé dans la première phase de chaque itération et les polynômes localisateur et intermédiaire sont mis à jour dans la seconde phase de chaque itération.

L'invention propose ainsi un circuit de résolution d'équation-clé pour produire des coefficients d'un polynôme localisateur d'erreurs à partir de 2t syndromes d'erreurs, lesdits syndromes et lesdits coefficients du polynôme localisateur étant des éléments d ' un corps de Galois de cardinal 2m, le circuit de résolution d'équation-clé opérant en 2t itérations successives, chaque itération comportant une première phase de calcul d'un écart de prédiction et une seconde phase de mise à jour de coefficients du polynôme localisateur et d'un polynôme intermédiaire associé. Ce circuit de résolution d'équation-clé comprend:

t+1 cellules de calcul de rangs 0 à t, chaque cellule de rang u (0≤u≤t) étant respectivement associée à un coefficient de degré u du polynôme localisateur et agencée pour délivrer, lors de la première phase de chaque itération k (1≤k≤2t), le produit de l'un des 2t syndromes et de la valeur dudit coefficient associé obtenue lors de 1 ' itération k-1 ;

- des moyens additionneurs pour faire la somme desdits produits délivrés par les t+1 cellules lors de la première phase de chaque itération de façon à fournir un écart de prédiction pour chaque itération; et

- des moyens logiques pour fournir à chacune des cellules de calcul des premier et second paramètres du corps de Galois et un paramètre binaire obtenus pour chaque itération en fonction des écarts de prédiction fournis pour ladite itération et pour chaque itération précédente.

Chaque cellule de calcul de rang u avec 1≤u≤t comporte : un premier registre de m bits pour contenir le coefficient de degré u du polynôme localisateur ; un premier circuit multiplieur ayant un premier opérande fourni à une première entrée de la cellule et un second opérande lu dans ledit premier registre de la cellule ; et un second circuit multiplieur ayant un premier opérande fourni à une seconde entrée de la cellule et un second opérande égal au coefficient de degré u-1 dudit polynôme intermédiaire. Chaque cellule de rang u avec 0≤u≤t-1 comporte un second registre de m bits pour contenir le coefficient de degré u du polynôme intermédiaire et fournir ce coefficient au second circuit multiplieur de la cellule de rang u+1. Les moyens logiques fournissent ledit secondparamètre du corps de Galois sur ladite seconde entrée de chacune des cellules de rang u avec 1≤u≤t. Chaque cellule de calcul de rang u avec 1≤u≤t est associée à un multiplexeur respectif fournissant à ladite première entrée de la cellule l'un des 2t syndromes pour la première phase de chaque itération et ledit premier paramètre du corps de Galois fourni par les moyens logiques pour la seconde phase de chaque itération. Lesdits moyens additionneurs reçoivent les produits délivrés par lesdits premiers circuits multiplieurs. Chaque cellule de rang u avec 1≤u≤t comporte en outre des moyens pour mettre à jour le contenu de son premier registre de m bits et/ou de son second registre de m bits lors de la seconde phase de chaque itération en fonction des produits délivrés par les premier et second circuits multiplieurs de la cellule de rang u, du contenu du premier registre de m bits de la cellule de rang u, du contenu du second registre de m bits de la cellule de rang u-1 et du paramètre binaire fourni par les moyens logiques.

Le polynôme localisateur d ' erreurs peut ainsi être calculé (résolution du système (6)) en utilisant seulement pour chaque coefficient deuxmultiplieurs, qui sont de préférence des multiplieurs en base duale, deux registres de m bits et des moyens de mise à jour simples, consistant typiquement en un multiplexeur et un additionneur.

Un autre aspect de l'invention se rapporte à un décodeur Reed-Solomon pour décoder des blocs de N symboles d'un corps de Galois de cardinal 2m selon un code de Reed-Solomon dont le polynôme générateur admet 2t racines de la forme ψI+i pour i=0,1,...,2t-1, ψ désignant un élément primitif du corps de Galois et I désignant une constante entière, comprenant :

un module de calcul de syndromes pour fournir les valeurs de 2t syndromes d' erreur pour chaque bloc de N symboles relativement aux 2t racines du polynôme générateur du code ;

un circuit de résolution d'équation-clé du type défini ci-dessus pour produire les coefficients d'un polynôme localisateur d'erreurs à partir des 2t syndromes fournis par le module de calcul de syndromes ; et

un module de calcul de correction pour évaluer un terme de correction pour chaque symbole du bloc en fonction des coefficients fournis par le circuit de résolution d'équation-clé, lesdits termes de correction étant ajoutés à leurs symboles respectifs pour corriger d'éventuelles erreurs dans les symboles du bloc.

La présente invention sera mieux comprise à la lecture de la description ci-après d'exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels :

- la figure 1 est un schéma synoptique d'un circuit multiplieur selon l'invention;

- la figure 2 est un schéma d ' un élément du circuit de la figure 1;

- les figures 3 et 4 sont des schémas de deux exemples de circuits multiplieurs sur le corps de Galois CG(2°) ;

- la figure 5 est un schéma de principe d'un registre utilisable dans un décodeur Reed-Solomon mettant en oeuvre 1 ' invention;

- la figure 6 est un schéma synoptique d'un décodeur Reed-Solomon mettant en oeuvre l'invention;

- la figure 7 est un schéma d'un circuit de calcul de syndrome du décodeur de la figure 6 ;

- la figure 8 montre des chronogrammes illustrant le fonctionnement du circuit de la figure 7 ;

- la figure 9 est un schéma d'un circuit de résolution d'équation-clé du décodeur de la figure 6 ;

- la figure 10 est un schéma d'une cellule de calcul du circuit de la figure 9 ;

- la figure 11 est un schéma d'un logique de calcul du circuit de la figure 9 destinée à fonctionner avec une cellule de calcul du type représenté sur la figure 10 ;

- la figure 12 montre des chronogrammes illustrant le fonctionnement du circuit des figures 9 à 11;

- les figures 13 et 14 sont des schémas analogues aux figures 10 et 11 illustrant une variante du circuit de résolution d'équation-clé;

- les figures 15 et 16 sont des schémas de circuits de recherche de Chien du décodeur de la figure 6;

- la figure 17 montre des chronogrammes illustrant le fonctionnement des circuits des figures 15 et 16 ; et

- la figure 18 est un schéma illustrant une variante d'un circuit de recherche de Chien.

Le circuit de la figure 1 réalise des multiplications sur un corps de Galois CG(2m) avec m>1. L' entier j plus grand que 1 désigne un diviseur de m. Le circuit multiplieur comporte j registres à décalage R0,R1,...,Rj-1.

Chacun de ces registres Rq se compose de m/j éléments de mémorisation M0,q,M1,q,...,M(m/j)-1 ,q. La figure 1 montre des cellules 30p,q comportant chacune un élément de mémorisation Mp,q du registre Rq. Le schéma d'une telle cellule 30 est montré sur la figure 2. L'élément de mémorisation Mp,q (0≤p≤m/j-1, 0≤q≤j-1), consiste typiquement en une bascule D contenant un bit noté Zp,q disponible à sa sortie et dont

l'entrée est reliée à la sortie d'un multiplexeur 33p,q. Ces bascules D sont cadencées par une horloge commune. Le multiplexeur 33p,q a une première entrée reliée à une entrée du circuit multiplieur recevant la coordonnée en base duale b' p j +q de 1 ' opérande B (relation (2)), et une seconde entrée reliée à la sortie de la bascule 33p+1,q si p<m/j-1 et à une entrée série du registre à décalage Rq si p=m/j-1. Les multiplexeurs 33p,qsont commandés par un signal binaire commun SLB qui active les premières entrées lorsque SLB=1 chargement en parallèle) et les secondes entrée SLB=0 (mode de décalage en série). On note zm/j,q le bit présent à l'entrée série du registre à décalage Rq (0≤q≤j-1).

La cellule 30p,q délivre j bits xp,q,0, xp,q,1' ...,xp,q,j-1 formant un j-uplet ou vecteur de j bits xp,q. Pour 0≤r≤q, le bit xp,q, r correspond à fpj+q-r.zp,q, tandis que pour q+1≤r≤j-1, le bit Xp,q,r correspond à f(p+1)j+q-r.zp+1 q. Etant donné que les positions des bits fi non nuls sont connues d'après le polynôme primitif retenu pour engendrer le corps CG(2m), la cellule 30p,q peut se contenter de ne délivrer que les bits xp,q,r correspondant à un coefficient 1 dans le polynôme générateur, soit xp,q,r=zp,q si 0≤r≤q et fpj+q-r≠0, et xp,q,r=zp+1,q si q+1≤r≤j-1 et f (p+1) j+q-r≠0.

Comme le montre la figure 1, une logique combinatoire 32 formant j additionneurs en parallèle fait la somme des vecteurs Xp,q (0≤p≤m/j-1, 0≤q≤j-1) pour délivrer un vecteur de j bits X'={X'0,X'1,...,x'j-1). La logique 32 consiste simplement enun groupement de portes OU exclusif, l'additionneur de rang r (0<r≤j-1) réalisant l'addition binaire:


Ce bit x'r est adressé à l'entrée du registre Rr et correspond donc au bit précédemment appelé zm/j,r qui sera chargé dans la bascule Zm/j-1,r lors du prochain cycle de décalage.

Pour initialiser une multiplication, on charge les coordonnées en base duale (b'0,b'1,...,b'm-1) de l'opérande B dans les registres Rq en mettant le signal SLB à 1 pendant un cycle d'horloge k=0. Les contenus des registres R sont alors : zp,q(0)=b'pj+q=Tr(BαPj+q) pour 0≤p≤in/j-1 et 0≤q≤j-1. On a par ailleurs pour ce cycle initial k=0 :


Supposons maintenant que l'on ait zm/j,q(0)=Tr(Bαm+q) pour 0≤q≤r-1≤j-1, ce qui est vrai pour r-1=0 comme on vient de le montrer. On a alors :



Ceci démontre par récurrence que l'on a aussi zp,q(0)=Tr(Bαpj+q) pour p=m/j et 0≤q≤j-1.

Une fois que les registres Rq ont été initialisés, on procède à m/j-1 cycles de décalage successifs dans les registres Rq (SLB=0). Supposons que l'on ait lors du cycle k-1 : zp,q(k-1)=Tr(Bα(P+k-1) j+q) pour 0≤p≤m/j et 0≤q≤j-1 (on a vu que ceci était vrai pour k-l=0) . On a alors, pour 0≤p≤m/j-1 et 0≤q≤j-1 :

c


et d'autre part

CJ


Le même raisonnement par récurrence que ci-dessus montre alors que, pour 0sq≤j-1, zm/j,q(k)= Tr (Bαm+kj+q).

Par conséquent, lors de chaque cycle d'horloge k (k=0,1,...), on a zp q(k) =Tr (Bα(P+k) j+q) pour 0≤p≤m/j et

0≤q≤j-1.

Revenant à la figure 2, la cellule 30p,q comporte j portes ET 34p,q,0,34p,q1, ...,34p,q,j-1. Pour 0≤r≤q, la porte ET 34 p,q,r a une entrée reliée à la sortie de la bascule Mp,q, une entrée recevant le bit apj+q-r préalablement chargé dans un registre non représenté, et une sortie délivrant un bit yp,q,r. Pour q+1≤r≤j-1, la porte ET 34p,q,r a une entrée reliée à la seconde entrée (SLB=0) du multiplexeur 33p ,q, une entrée recevant le bit a(p+1)j+q-r' et une sortie délivrant un bit yp,q,r. Les bits yp,q,0,yp,q,1,...,yp,q,j-1 forment un j-uplet ou vecteur de j bits Yp,q fourni par la cellule

30p,q.

Comme le montre la figure 1, une logique combinatoire 36 formant j additionneurs en parallèle fait la somme des vecteurs Yp,q (0≤p≤m/j-1, 0≤q≤j-1) pour délivrer un vecteur de sortie de j bits Y'={y'0,y'1,...,y'j-1). La logique 36 consiste simplement en un groupement de portes OU exclusif, l'additionneur de rang r (0≤r≤j-1) réalisant l'addition binaire :


Ce bit y'r est adressé à une sortie Wr du circuit multiplieur. Lors du cycle de décalage k, sa valeur est :


En conséquence, le circuit multiplieur délivre en mode mixte série/parallèle les coordonnées en base duale du produit C=AB, et ce seulement en m/j cycles d'horloge : un cycle pour le chargement en parallèle des coordonnées des opérandes A et B dans leurs registres respectifs, et m/j-1 cycles de décalage dans les registres R .

On observe que si on étend l'architecture du multiplieur qui vient d'être décrite au cas où j=1, alors on retrouve la structure traditionnelle du multiplieur en base duale délivrant un bit par cycle d'horloge.

La figure 3 montre un cas particulier de circuit multiplieur selon l'invention, dans le cas m=8, j=2. Le corps de Galois CG(28) est ici construit à partir du polynôme générateur f(x) =x8+x4+x3+x2+1, admettant α=(02)Hex comme élément primitif, l'indice Hex faisant référence à une notation hexadécimale. La base duale de la base standard {1,α,α2,...,α7} est {β0,...,β7}={(AD)Hex,(D8)Hex,(Cl)Hex, (43)Hex,(02)Hex,(01)Hex,(8E)Hex,(47)Hex}.

Les références Rq,zp,q,x'r,32,34p,q,r,36,Wr utilisées sur les figures 1 et 2 ont été reprises sur la figure 3 avec 0≤p≤m/j-1=3, 0≤q,r≤j-1=1 pour désigner des éléments analogues, les multiplexeurs de chargement 33p,q n'étant pas représentés pour faciliter la lecture de la figure 3. Les coordonnées en base standard ai de l'opérande A sont stockées dans un registre parallèle de 8 bits 38. Avec le polynôme générateur choisi, la logique combinatoire 32 se compose de six portes OU exclusif à deux entrées 320-325, organisées en deux étages, le premier étage comportant quatre portes 320-323, et le second étage deux portes 324, 325. Les portes 320, 322, 324 réalisent l'addition binaire X'0=z0,0+z1,0+z2,0+z1,1' tandis que les portes 321, 323, 325 réalisent l'addition binaire x'1=Z2,0+z0,1+z1,1+z2,1. En d'autres termes, l'additionneur binaire de rang r=0 ou 1 de la logique 32, dont la sortie est reliée à l'entrée série du registre Rr, a trois entrées respectivement reliées aux sorties des éléments de mémorisation Mp,q avec 0≤p≤m/j-1=3, r≤q≤j-1=1 et f2p+q-r=1 et aux entrées des éléments de mémorisation Mp,q avec 0≤p≤3, 0≤q≤r-1 et f2(p+1)+q-r=1.

La logique combinatoire 36 reliant les portes ET 34p,q,r aux sorties S0,S1 du circuit multiplieur se compose de quatorze portes OU exclusif 360-373 organisées en trois étages, le premier étage comportant huit portes 360-367, le second quatre portes 368-371, et le troisième deux portes 372,373. Les portes 360, 362, 365, 367, 368, 371 et 372 réalisent l'addition binaire Y'0=y0,0,0+y1,0,0+y2,0,0+y3,0,0+ y0,1,0+y1,1,0+y2,1 ,0+y3 ,1,0' tandis que les portes 361, 363, 364, 366, 369, 370 et 373 réalisent l'addition binaire y'1=y0,0,1+y1,0,1+y2,0,1+y3,0,1+y0,1,1+y1,1,1+y2,1,1+y3,1,1.

Ce circuit effectue une multiplication en m/j=4 cycles d'horloge au lieu de m=8 pour un multiplieur en base duale traditionel. La complexité additionnelle qu'implique cet accroissement de la vitesse reste très limitée : dans une réalisation à base de portes à deux entrées, seulement sept portes ET et dix portes OU exclusif additionnelles sont requises dans l'exemple décrit, ce qui ne représente qu'environ 15% de la surface de silicium du circuit.

Lorsque l'opérande A exprimé en base standard est fixe, le circuit multiplieur peut être simplifié. Le registre 38 et les mj portes ET 34p ,q,r ne sont plus nécessaires, et la logique combinatoire 36 requiert généralement un moindre nombre de portes OU exclusif. Chacun des j additionneurs binaires de la logique 36 dont la sortie constitue une des sorties Wr du circuit a alors ses entrées reliées aux sorties des éléments de mémorisation Mp,q avec 0≤p≤m/j-1, r≤q≤j-1 et apj+q-r=1, et aux entrées des éléments de mémorisation Mp,q avec 0≤p≤m/j-1, 0≤q≤r-1 et a(p+1)j+q-r=1. La figure 4 montre ainsi, dans le cas m=8, j=2, un circuit effectuant en m/j=4 cycles d'horloge la multiplication d'un opérande quelconque B exprimé dans la base duale par un opérande fixe A=(42)Hex. Les références de la figure 3 sont reprises sur la figure 4 pour désigner des éléments identiques. Dans ce cas particulier, la logique combinatoire 36 se compose de seulement deux portes OU exclusif 374, 375 réalisant respectivement les opérations y'0=y0,1 ,0+y3 ,0,0=z0,1+z3,0 et y'1=y0,0,1+y3,1,1=z1,0+z3,1.

La figure 5 montre la structure d'un registre de m bits adapté à une architecture VLSI utilisant un ou plusieurs circuits multiplieurs du type décrit en référence aux figures 1 à 4. Comme le multiplieur, ce registre a des entrées/sorties parallèles sur j bits ou sur m bits. Sur le schéma de principe de la figure 5, le registre se compose de j registres à décalage 100,...,10j-1. Chaque registre à décalage 10q se compose de m/j bascules D 120 ,q,...,12m/j-1,q montées en série de façon que l'entrée D d'une bascule 12p,q (p<m/j-1) soit reliée à la sortie Q de la bascule 12p+1 ,q. L'entrée parallèle sur j bits 14 du registre correspond aux j entrées D des bascules 12m/j-1,q' le bit de poids le plus faible (LSB) étant adressé à l'entrée D de la bascule 12m/j-1,0, et le bit de poids le plus fort (MSB) à l'entrée D de la bascule 12m/ j-1,j-1. Les sorties Q des bascules 120,q forment une sortie parallèle sur j bits 16 du registre, le bit de poids le plus faible étant délivré par la bascule 120,0' et le bit de poids le plus fort par la bascule 120,j-1. Chaque bascule D 12p,q est cadencée par un signal d'horloge CLKj qui est le même que celui qui procure les cycles de décalage dans les circuits multiplieurs précédemment décrits. Chaque bascule D a en outre une entrée de validation E (enable) qui autorise les décalages dans les registres 10q sur chaque front montant de l'horloge CLK-j lorsque le signal de validation EN présent sur cette entrée E est au niveau logique 1, et une entrée de réinitialisation R (reset) qui met à zéro le contenu de la bascule sur chaque front montant de l'horloge CLKj lorsque le signal de réinitialisation RES présent sur cette entrée R est au niveau logique 1. Le registre représenté sur la figure 5 a deux sorties parallèles sur m bits 18, 20, qui seront ci-après appelées respectivement sortie de type 1 et sortie de type 2. Le bit de poids pj+q fourni sur la sortie 18 de type 1 est celui présent sur la sortie Q de la bascule 12p,q. Le bit de poids pj+q fourni sur la sortie 20 de type 2 est celui présent à l'entrée D de la bascule 12 p ,q.

Selon les cas d'utilisation d'un registre de m bits selon la figure 5, on pourra avoir besoin d'un ou plusieurs des trois types de sorties 16, 18, 20, de sorte qu'une ou deux de ces sorties peuvent ne pas être câblées. On note que lorsque seule la sortie parallèle 20 de type 2 est nécessaire, on peut se dispenser des bascules

120 , 0 ' 120 , 1 , . . . ' 120 , j - 1 ·

La figure 6 est un schéma synoptique général d'un décodeur Reed-Solomon incorporant l'invention. Les symboles du signal reçu parviennent sur une entrée parallèle sur m bits du décodeur. On suppose que les symboles de chaque bloc sont reçus dans l'ordre rN-1,rN-2,...,r1'r0, chaque symbole étant exprimé par ses m coordonnées binaires dans la base standard (1,α,...,αm-1}. Un circuit de conversion 40 reçoit les m-uplets de coordonnées binaires des symboles successifs et les transforme pour délivrer les coordonnées en base duale des symboles. Pour chaque symbole, les coordonnées en base duale sont délivrées en m/j groupes successifs de j coordonnées binaires de poids croissants, un groupe étant produit à chaque cycle de l'horloge CLKj . Le circuit 40 peut consister simplement en un registre dans lequel les coordonnées en base standard des symboles successifs sont écrits au rythme de l'horloge symbole CLKm, et en des portes logiques agencées pour délivrer un groupe de j coordonnées en base duale à chaque cycle de l'horloge CLKj (qui est m/j fois plus rapide que l'horloge symbole CLKm), en tenant compte des relations entre les bases {1 , α, . . . , αm-1 } et {β0'β1'...'βm-1}.

Dans l'exemple précédemment évoqué où m=8, j=2, f (x)=x8+x4+x3+x2+1 et α=(02)Heχ, les coordonnées en base duale (a'0,...,a'7) d'un élément A du corps de Galois ayant les coordonnées (a0,...,a7) en base standard, sont délivrées par le circuit de conversion 40 en m/j=4 cycles de l'horloge CLKj de la manière suivante : a'0=a5 et a'1=a4 lors du premier cycle, a'2=a3+a7 et a'3=a2+a6+a7 lors du second cycle, a ' 4=a1+a5+a6+a 7 et a'5=a0+a4+a5+a6 lors du troisième cycle, et a'6=a3+a4+a5 et a'7=a2+a3+a4 lors du quatrième cycle.

Un module 42 calcule les 2t syndromes S0, ... , S2t-1 sur la base des coordonnées en base duale des symboles reçus, fournies par le circuit de conversion 40. Ces syndromes sont ensuite traités par un circuit 44 de résolution de l'équation-clé qui fournit les coefficients σ0,...,σt et ω0,...,ωt du polynôme localisateur d'erreurs σ(x) et du polynôme évaluateur d'erreurs ω(x). Un module de calcul de correction 46 détermine les amplitudes ei des erreurs dans l'ordre i=N-1, N-2,...,1,0, ces amplitudes ei étant ajoutées aux symboles correspondants ri par l'additionneur parallèle sur m bits 48. Pour tenir compte du temps mis par les modules 40, 42, 44, 46 pour produire les amplitudes ei, un circuit 50, pouvant consister en une mémoire premier entré-premier sorti (FIFO), retarde les symboles ri à l'entrée de l'additionneur 48 d'un nombre approprié de cycles de l'horloge symbole CLKm .

Les signaux d'horloge CLKj et CLKm, ainsi que les différents signaux de commande décrits ci-après sont fournis, par une base de temps non représentée du décodeur.

Le module 42 se compose de 2t circuits de calcul de syndrome tels que celui représenté sur la figure 7 pour le calcul d'un syndrome Si=R(ψI+i) (0≤i≤2t-1). Le circuit de la figure 7 comporte un multiplieur en base duale 52 dont l'opérande A exprimé en base standard est fixe, égal à ψI+1, et un additionneur parallèle sur j bits 54 dont une première entrée sur j bits reçoit un groupe de j coordonnées binaires d'un symbole rN-1-n et une autre entrée sur j bits est reliée aux sorties W0,...,Wj-1 du multiplieur 52. L'additionneur 54 réalise la somme du bit délivré par chaque sortie Wq du multiplieur avec le bit de poids q reçu sur sa première entrée. Pour fournir au multiplieur 52 son opérande B exprimé en base duale, le circuit comporte un multiplexeur 56 commandé par un signal binaire Ml et un registre 58. Le registre 58 est du type décrit en référence à la figure 5, avec une entrée parallèle sur j bits et seulement une sortie parallèle sur m bits de type 2.

Le fonctionnement du circuit de calcul de syndrome de la figure 7 est illustré par les chronogrammes de la figure 8. La première ligne illustre l'arrivée des symboles successifs rN-1,rN-2,...,r1,r0 d'un bloc BL au rythme de l'horloge symbole CLKm. Le signal de commande M1 a la périodicité des blocs. Il présente une impulsion de niveau logique 1 de durée égale à une période de l'horloge symbole CLKm lors de l ' arrivée du dernier symbole de chaque bloc . Lorsque M1=1, le multiplexeur 56 adresse à l'entrée parallèle du registre 58 j bits égaux à 0. Lorsque M1=0, le multiplexeur 56 adresse à l'entrée parallèle du registre 58 les j bits délivrés par l'additionneur 54. Le signal SLB de chargement de l'opérande B dans le multiplieur 52 a la périodicité des symboles. Il présente des impulsions de niveau 1 et de durée égale à une période de l'horloge CLKj, de façon que chaque front montant de l'horloge CLKm survienne lorsque SLB=1. Ainsi, un opérande B=0 est chargé dans le multiplieur 52 pour une étape n=0 correspondant à l'arrivée du premier symbole rN-1+n=rN-1 de chaque bloc, et l'opérande B chargé dans le multiplieur 52 au début de l'étape suivante n=l (chaque étape dure un cycle de l'horloge CLKm) est B=Si(0)=rN-1. Au cours de chaque étape n (0≤n≤N-1), le symbole rN-1+n parvient à l'additionneur 54, et la quantité Si (n) (cf. relation (5) ci-dessus) est délivrée par l'additionneur 54. Cette quantité Si(n) est chargée comme opérande B dans le multiplieur 52 au début de l'étape suivante n+1 (sauf pour n=N-1). Lors de la dernière étape n=N-l, l'additionneur 54 délivre, en m/j groupes de j coordonnées binaires en base duale, la valeur du syndrome Si=Si(N-1), comme illustré par la dernière ligne de la figure 8.

On voit que le syndrome Si est disponible en sortie du multiplieur 54 dès l'arrivée du dernier symbole r0 du bloc, à un instant noté θ 1. Si θ0 désigne l'instant où parvient le premier symbole rN-1 du bloc, le temps d'attente θ1- θ0 correspond à la plus petite valeur possible, à savoir la périodicité des blocs.

L'utilisation du multiplieur en base duale avec j≥2 à l'avantage de permettre, pour une fréquence donnée fj de l'horloge CLKj, de traiter un débit d'entrée correspondant à une fréquence de symboles de (j/m)fj, c'est-à-dire à une fréquence de symboles j fois plus élevée qu'avec les multiplieurs traditionnels (j=1). Exprimé autrement, si on se fixe une fréquence de symboles fm, le multiplieur en base duale avec j≥2 permet de calculer les syndromes, avec un temps d'attente minimal, en utilisant dans le circuit VLSI une horloge CLKj de fréquence j fois plus faible que celle nécessaire avec les multiplieurs traditionnels. Ceci réduit considérablement les contraintes technologiques imposées à la conception d'un décodeur Reed-Solomon.

Dans le cas fréquent où ψ=α et 1=0, les racines ψI+i du polynôme générateur du code dont des petites puissances de α, et la plupart d'entre elles ont un petit nombre de coordonnées non nulles en base standard. En conséquence, les multiplieurs 52 des circuits de calcul de syndrome ont des structures simplifiées, de sorte que la complexité supplémentaire qu'implique le cas j≥2 (typiquement j=2) reste très faible. Ce cas est notamment rencontré dans les normes DVB retenues pour le codage canal dans le domaine de la télévision numérique, avec m=8, t=8, N=204.

La figure 9 montre l'architecture du circuit 44 de résolution de l'équation-clé du décodeur de la figure 6. Le circuit 44 comporte 2t registres de m bits 600,...,60u,...,602t-1 cadencés par l'horloge CLKj et recevant un signal ENT comme signal de validation. Chacun de ces 2t registres 60u est du type décrit en référence à la figure 5 avec une entrée parallèle sur j bits, une sortie parallèle sur j bits et une sortie parallèle sur m bits de type 1. Chaque registre 60u est associé à un multiplexeur respectif 62u commandé par le signal M1. Le multiplexeur 62u (l≤u≤2t-1) relie l'entrée parallèle sur j bits du registre 60u à la sortie parallèle sur j bits du registre 60u-1 lorsque M1=0, et à la sortie de l'additionneur 54 du circuit de calcul du syndrome S2t-u lorsque M1=1. Le multiplexeur 60 relie l'entrée parallèle sur j bits du registre 600 à la sortie parallèle sur j bits du registre 602t-1 lorsque M1=0, et à la sortie de l'additionneur 54 du circuit de calcul du syndrome S0 lorsque M1=1. Comme les additionneurs 54 délivrent les syndromes pendant que M1=1 (figure 8), ces syndromes se trouvent chargés dans les registres 60u quand M1=1, et quand M1=0, les valeurs des syndromes tournent dans les registres 60u qui sont connectés en boucle.

Pour chaque coefficient σu (0≤u≤t) du polynôme localisateur d'erreurs σ(x), le circuit 44 comporte respectivement une cellule de calcul 64u, un multiplexeur 66u commandé par un signal M2, et un circuit de conversion 68u. Chaque circuit de conversion 68u est un agencement de portes logiques qui reçoit les m coordonnées binaires en base duale présentes sur la sortie parallèle sur m bits du registre 60u, représentant un syndrome, et les convertit pour fournir les m coordonnées binaires en base standard de ce syndrome, en tenant compte des relations entre les bases

01,...,βm-1) et {1,α,...,αm-1}.

Dans l'exemple précédemment évoqué où m=8, j=2, f(x)=x8+x4+x3+x2+1 et α=(02)Hex, les coordonnées en base standard (b0,...,b7) d'un élément B du corps de Galois ayant les coordonnées (b'0,...,b'7) en base duale sont délivrées par le circuit de conversion 60u de la manière suivante : b0 = b'0+b'2+b'3+b'5+b'7, b1 = b'3+b'4+b'6+b'7, b2 = b'0+b'6+b,7, b3 = b'0+b'1+b'6' b4 = b'1' b5 = b'0, b6 = b'1+b'2+b'3+b'7, et' b7' = b'0+b'1+b'2+b'6.

Dans l'exemple représenté sur les figures 9 à 11, le circuit de résolution d'équation-clé est agencé pour fonctionner selon la variante de l'algorithme de Berlekamp-Massey décrite dans l'article précité de I.S. Reed et al. Cet algorithme procède en 2t itérations successives k=1,...,2t et fait appel à un paramètre γk-1 du corps de Galois permettant de se dispenser des calculs d'inverses nécessaires dans les versions traditionnelles de l'algorithme de Berlekamp-Massey (cf. relation (7.5)). L'algorithme de Reed et al peut s'exprimer de la manière suivante :

Initialisation : σ(0)(x)=1, λ(0)(x)=1, L0=0, γ0=1, ω(0) (x)=1, μ(0) (x)=0.

Pour chaque itération k :


Le polynôme localisateur d'erreurs et le polynôme évaluateur d'erreurs sont obtenus au terme des 2t itérations : σ(x)=σ(2t) (x) et ω(x)=ω(2t)(x) avec :


En référence aux figures 9 et 10, chaque cellule 64u

(0≤u≤t) comporte cinq entrées 1-5 et quatre sorties 6-9. Les entrées 1 à 3 sont des entrées parallèles sur m bits, l'entrée 4 est une entrée parallèle sur j bits, et l'entrée 5 est une entrée binaire. Les sorties 6, 7 et 9 sont des sorties parallèles sur j bits et la sortie 8 est une sortie parallèle sur m bits. Chaque cellule 64u comprend deux multiplieurs en base duale 70, 72 et deux registres de m bits 74, 76 qui sont des registres du type décrit en référence à la figure 5 ayant chacun une entrée parallèle sur j bits, une sortie parallèle sur j bits, et une sortie parallèle sur m bits de type 1. Ces deux registres 74, 76 reçoivent le signal Ml comme signal de réinitialisation et le signal ENT comme signal de validation. L'opérande A en base standard du multiplieur 72 correspond aux m bits présents sur l'entrée 1 de la cellule. L'opérande A en base standard du multiplieur 70 correspond aux m bits présents sur l'entrée 2 de la cellule. L'opérande B en base duale du multiplieur 70 est lu dans le registre 74 par sa sortie parallèle sur m bits. Chaque cellule 64u comprend en outre un additionneur parallèle sur j bits 78 qui reçoit sur une entrée les j bits délivrés par le multiplieur 70 et sur l'autre entrée les j bits délivrés par le multiplieur 72. La sortie sur j bits de l'additionneur 78 est reliée à l'entrée parallèle sur j bits du registre 74. Chaque cellule 64u comprend encore un multiplexeur 80 commandé par le bit reçu sur l 'entrée binaire 5, ce bit étant égal à δk lors de l'itération k. Le multiplexeur 80 relie l'entrée parallèle sur j bits du registre 76 à la sortie parallèle sur j bits du registre 74 lorsque δk=1, et à l'entrée 4 de la cellule lorsque δk=0. La sortie parallèle sur j bits du registre 76 constitue la sortie 7 de la cellule 64u qui est reliée à l'entrée 4 de la cellule 64u+1 pour 0≤u<t. La sortie parallèle sur m bits du registre 76 constitue la sortie 8 de la cellule 64u qui est reliée à l'entrée 3 de la cellule 64u+1 pour 0≤u<t. Les entrées 3 et 4 de la cellule 64g reçoivent des bits de niveau 0. L'opérande B en base duale du multiplieur 72 correspond aux m bits présents sur l'entrée 3 de la cellule. La sortie 9 de la cellule est constituée par la sortie de son additionneur 78.

Une logique de calcul 82 qui sera décrite ci-après fournit lors de chaque itération k les valeurs des paramètres Yk-1 et Δk du corps de Galois (exprimées en base standard) et du paramètre binaire δk utiles à la mise à jour des polynômes σ et λ pour cette itération (relations (14.3) et (14.4)). Les paramètres Δk et δk sont respectivement fournis par la logique 82 sur les entrées 1 et 5 des cellules 64u. Le paramètre γk-1 est présenté sur une première entrée sur m bits de chacun des multiplexeurs 66u. L'autre entrée du multiplexeur 66u reçoit les m bits délivrés par le circuit de conversion 68u. La sortie du multiplexeur 66u est reliée à l'entrée 2 de la cellule 64u. Les multiplexeurs 66u sont commandés par un signal commun M2 qui sépare chaque itération en deux phases, à savoir une première phase (M2=1 : le syndrome Sk-u-1 est adressé à l'entrée 2 de la cellule 64u) pour le calcul de l'écart de prédiction Δk selon la formule

(14.1), et une seconde phase (M2=0 : le paramètre Yk-1 est adressé à l'entrée 2 de chacune des cellules 64u) pour la mise à jour des coefficients selon les formules (14.3) et (14.4).

Lors de chaque itération k, des nouvelles valeurs des coordonnées en base duale des coefficients σu(k) et λu(k) sont calculées et stockées dans les registres 74 et 76 de la cellule 64u. Pour initialiser les registres 74 et 76 conformément à l'algorithme, le signal de réinitialisation (appelé RES sur la figure 5) fourni aux registres 74 et 76 peut être constitué par le signal Ml. Les registres 74 et 76 de la cellule 640 doivent toutefois se réinitialiser à 1

(exprimé en base duale) et non à 0 (dans l'exemple numérique précédemment considéré, 1=β5 de sorte que ce sont les bascules 122,1 clés registres 74 et 76 de la cellule 64g qui sont à réinitialiser à 1).

Dans la première phase de chaque itération k, les multiplieurs 70 des cellules 64u fournissent les coordonnées en base duale des quantités σ(k-1) Sk-u-1 en m/j groupes successifs sur les sorties 6. Un additionneur parallèle sur j bits 84 a t+1 entrées respectivement reliées aux sorties 6 des cellules 64u. La sortie sur j bits de l'additionneur 84 est reliée à l'entrée parallèle sur j bits d'un registre de m bits 86. Le registre 86 est du type décrit en référence à la figure 5 avec une sortie parallèle sur m bits de type 1. Il reçoit un signal ENΔ comme signal de validation. Ainsi, au terme de la première phase de l'itération k, l'écart de prédiction Δk (relation (14.1)) exprimé en base duale est stocké dans le registre 86.

La figure 11 montre un schéma de la logique 82 qui traite les écarts de prédiction Δk calculés dans les premières phases des itérations. Un circuit de conversion 88 identique aux circuits de conversion 68u produit les coordonnées en base standard de l'écart de prédiction Δk dont les coordonnées en base duale sont disponibles dans le registre 86. Les m coordonnées en base standard de Δk ainsi obtenues sont adressées aux entrées 1 des cellules 64u. La logique 82 comporte un compteur 90 sur J bits fournissant la valeur du numéro k de l'itération en cours, J étant l'entier égal ou immédiatement supérieur à log2 (2t) . Le compteur 90 est mis à zéro par le signal M1 et incrémenté d'une unité à chaque front montant du signal M2 qui rythme les itérations. Un registre parallèle sur J bits 92 est prévu pour contenir la valeur de la variable entière Lk. Ce registre 92 est initialisé à 0 par le signal Ml, et il enregistre les bits présents à son entrée sur chaque front montant d'un signal ENL. Un comparateur 94 compare les valeurs de k et Lk présentes dans le compteur 90 et le registre 92 pour délivrer un bit valant 1 si k>2Lk-1 (c'est-à-dire 2Lk-1≤k-1) et valant 0 si k≤2Lk-1. Ce bit est adressé à une entrée d'une porte ET 96 dont l'autre entrée est reliée à la sortie d'un circuit OU à m entrées 98. Les m entrées du circuit OU 98 reçoivent les m coordonnées binaires en base duale de l'écart Δk présentes dans le registre 86. Une bascule D 100 cadencée par un signal ENδ est prévue pour stocker la valeur courante du paramètre binaire δk. L'entrée D de cette bascule 100 est reliée à la sortie de la porte ET 96, et sa sortie Q est reliée aux entrées 5 des cellules 64u. La sortie de la porte ET 96 est à 1 lorsque Δk≠0 et 2Lk-1≤k-1 et à 0 sinon, de sorte que δk est mis à jour selon les relations (14.2).

La logique 82 comporte un registre parallèle de m bits 102 servant à contenir les coordonnées en base standard du paramètre γk-1 lors de l'itération k. La sortie de ce registre 102 est reliée aux premières entrées des multiplexeurs 66u, ainsi qu'à une entrée d'un multiplexeur 104 de la logique 82. L'autre entrée de ce multiplexeur 104 est reliée à la sortie du circuit de conversion 88 pour recevoir les m coordonnées en base standard de l'écart Δk, et sa sortie est reliée à l'entrée du registre 102. Le registre 102 est initialisé à 1 (=α exprimé en base standard) par le signal M1, et il enregistre la valeur fournie par le multiplexeur 104 sur chaque front montant du signal ENL. Le multiplexeur 104 est commandé par le bit de sortie d'une porte ET 106 réalisant l'opération logique ET entre le bit δk présent en sortie de la bascule 100 et le complément du signal M2, de façon qu'on ait γkk si δk=1 et γkk-1 si δk=0 (relation (14.8)). La porte ET 106 commande un autre multiplexeur 108 alimentant l'entrée du registre 92. Ce multiplexeur 108 a deux entrées sur J bits, l'une reliée à la sortie du registre 92 et l'autre reliée à la sortie d'un soustracteur 110. Le soustracteur 110 a son entrée positive reliée à la sortie du compteur 90 et son entrée négative reliée à la sortie du registre 92, de façon à produire le nombre k-Lk- 1 . Le multiplexeur 108 relie l'entrée du registre 92 à la sortie du registre 92 s'il est commandé par un signal de niveau 0 issu de la porte 106, et à la sortie du soustracteur 110 sinon, de sorte qu'on a Lk= k-Lk-1 lorsque δk=1 et Lk=Lk-1 lorsque δk=0 conformément à la relation

(14.7).

Pour le calcul du polynôme évaluateur d'erreurs ω(x), le circuit 44 de résolution de l'équation-clé comporte en outre t+1 cellules de calcul 1120,...,112t qui sont identiques aux cellules 64u précédemment décrites, à cette seule différence près que le registre 76 de la cellule 112g est initialisé à 0 et non à 1. Les registres 74 et 76 des cellules 112u contiennent respectivement les coordonnées en base duale des coefficients ωu et μu du polynôme évaluateur ω(x) et de son polynôme intermédiaire associé μ(x).

Le cadencement du circuit de résolution d'équation-clé est par exemple conforme aux chronogrammes de la figure 12, établis dans un cas où m/j=4. Chaque itération k correspond à 2(m/j+1) cycles de l'horloge CLKj, la première phase et la seconde phase durant chacune m/j+1 cycles de l 'horloge CLKj. SLσ désigne le signal fourni aux multiplieurs 70, 72 des cellules pour le chargement de leurs opérandes B respectifs. Ce signal SLσ a une impulsion de niveau 1 durant un cycle de l'horloge CLKj au début de chaque phase de chaque itération. Le signal M2, de période égale à la durée d'une itération, c'est-à-dire à 2 (m/j+1) périodes de l'horloge CLKj, présente un front montant une période de CLKj après le début de la première phase de chaque itération et un front descendant une période de CLKj après le début de la seconde phase de chaque itération. Les signaux de validation ENL, ENδ, ENT et ENΔ correspondent aux résultats des opérations logiques ENL=SLσ ET
M ENδ=SLσ ET M2, ENT=
SL ET
M2 et ENΔ= ET M2.

Lors de la première phase de chaque itération k (l≤ks2t), les registres 60u (0≤u≤k-1) contiennent les syndromes Tu(k) =Sk-1-u. Le premier cycle d'horloge CLKj de la première phase de chaque itération k est consacré au chargement des opérandes σu (k-1) en base duale dans les multiplieurs 70 des cellules 64u (SLσ=1), et à la mémorisation des valeurs de Lk-1 et γk-1 dans les registres 92 et 100 (ENL=1) comme indiqué sur la ligne "Reg.92,100" de la figure 12. Le compteur 90 est ensuite incrémenté par le front montant de M2 pour contenir l'index k de l'itération. Lors des m/j derniers cycles de la première phase de l'itération k, la somme des produits σu(k-1)Sk-u-1 délivrés par les multiplieurs 70 des cellules 64u est chargée dans le registre 86 (ENΔ=1), l'écart Δk en base duale étant ainsi calculé selon la relation (14.1) (étant noté que σu(k-1)=0 pour u≥k). Le premier cycle de la seconde phase de l'itération k est consacré au chargement des opérandes en base duale σu(k-1), λu-1 (k-1), ωu(k-1) et μu(k-1) dans les multiplieurs des cellules 64u et 112u (SLσ=1) et à la mémorisation de δk dans la bascule 100 (ENδ=1) comme indiqué sur la ligne "F/F 100" de la figure 12. Les paramètres γk-1 et Δk restent dans leurs registres respectifs 102, 86 pendant la seconde phase de l'itération k. Lors des m/j derniers cycles de la seconde phase de l'itération k, les registres 74 et 76 des cellules 64u, 112u sont chargés avec les bits délivrés par les additionneurs 78 et les multiplexeurs 80

(ENT=1) pour mettre à jour les polynômes σ, λ, ω et μ selon les relations (14.3) à (14.6). En même temps, m/j cycles de décalage sont effectués dans les registres 60u (ENT=1) pour charger les syndromes Tu(k+1)=Sk-u utiles à l'itération suivante.

Les coefficients σuu(2t) et ωuu(2t) des polynômes localisateur et évaluateur sont délivrés (exprimés en base duale) sur les sorties 9 des cellules 64u et 112u lors des m/j derniers cycles de l'itération 2t. Ces coefficients sont complètement disponibles à un instant désigné par θ2 sur la figure 12, tel que θ2- θ1 correspond à 4t(1+m/j) périodes de l'horloge CLKj.

L'architecture du circuit 44 de résolution de l'équation-clé présente une grande régularité du fait de l'utilisation de cellules standardisées 64u, 112u. Ceci constitue un avantage important dans le cadre d'une implementation VLSI. Le fait que les multiplieurs 70 des cellules 64u servent à la fois au calcul des écarts de prédiction (première phase) et à la mise à jour des coefficients (seconde phase) grâce aux multiplexeurs 66u, permet de réduire le nombre de circuits multiplieurs requis sans diminuer la rapidité du circuit. Le circuit reçoit les syndromes par groupes de j bits depuis le module 42 et délivre également les coefficients σu, ωu par groupes de j bits, ce qui convient bien à l'organisation en pipe-line du décodeur.

Cette architecture du circuit de résolution d'équation-clé s'adapte aisément aux diverses variantes de l'algorithme de Berlekamp-Massey, et en particulier à la version avantageuse de Reed et al comme décrit ci-dessus. Les figures 13 et 14 illustrent l'architecture adaptée au cas de la version traditionnelle de l'algorithme de Berlekamp-Massey représentée par les formules (7.1) à (7.7). Les cellules 164u selon la figure 13 peuvent remplacer les cellules 64u (et 112u) sur la figure 9, tandis que la logique 182 de la figure 14 peut remplacer la logique 82.

La logique 182 a une structure en grande partie identique à la logique 82 montrée sur la figure 11, de sorte que les mêmes références numériques ont été utilisées pour désigner des composants identiques. Le paramètre γk-1 est remplacé par l'i'verse Δk-1 de l'écart de prédiction, produit par un circuit d'inversion 103. Ce circuit 103 est par exemple constitué par un tableau de mémoire ROM de 2m emplacements de m bits. L'adressage dans ce tableau s'effectue par exemple selon une adresse de m bits correspondant aux m bits présents dans le registre 86 et représentant les coordonnées en base duale de Δk. A une adresse donnée, le tableau contient l'inverse exprimé en base standard de l'élément du corps de Galois représenté en base duale par les m bits de cette adresse.

La cellule 164u représentée sur la figure 13 est également très semblable à la cellule 64u décrite en référence à la figure 10. Les références numériques 70', 72', 74', 76', 78' et 80' ont été employées sur la figure 13 pour désigner des éléments identiques à 70, 72, 74, 76, 78 et 80 sur la figure 10. La cellule 164u diffère de la cellule 64u en ce que :

- la sortie du multiplieur 70' est reliée à l'entrée (δk=1) du multiplexeur 80' et non à l'entrée de l'additionneur 78' ; et

- la sortie parallèle sur j bits du registre 74' est reliée à l'entrée de l'additionneur 78' et non à l'entrée du multiplexeur 80'.

Dans le cas des figures 9, 13 et 14, le cadencement du circuit de résolution d'équation-clé est très semblable à celui des figures 9, 10 et 11. Il peut notamment être conforme aux chronogrammes de la figure 12.

On note qu'il est possible de se dispenser de certains composants des cellules de calcul de σ0, σt, ω0 et ωt. C'est le cas des multiplieurs 72 (ou 72') des cellules

640 et 1120 (ou 164g) puisque ceux-ci ont toujours une valeur nulle pour leur opérande B. D'autre part, les cellules 64g et 112g peuvent partager leur multiplieur 70 et leur registre 74 puisque, conformément à l'algorithme, σ0(k)0(k) pour k=0,1,...,2t. Dans un cas où l'équation-clé est résolue avec κ=1 (comme dans l'exemple des figures 13 et 14), on peut même se dispenser du multiplieur 70' et du registre 74' de la cellule 164g puisque σ0(k)0 (k)=1 pour k=0, 1, ..., 2t. Le registre 76 (ou 76') et le multiplexeur 80 (ou 80') des cellules 64t et 112t (ou 164t) ne sont également pas nécessaires.

Revenant à la figure 6, le module de calcul de correction 46 comprend deux circuits 120, 122 calculant successivement les valeurs de fonctions pour les éléments ψ-i du corps de Galois (i=N-1,N-2,...,1,0). Le circuit 120 effectue une recherche de Chien pour obtenir les valeurs des polynômes σ(x) et xσ' (x), tandis que le circuit 122 effectue également une recherche de Chien pour obtenir les valeurs de la fonction xI-1ω(x).

L'algorithme de Forney est mis en oeuvre par le module 46 pour calculer les corrections ei.. Un circuit d'inversion 124 reçoit les coordonnées en base duale des quantités ψ-iσ' (ψ-i) et délivre les inverses de ces quantités exprimés en base standard. Le circuit 124 consiste par exemple en un tableau de mémoire ROM semblable au tableau 103 précédemment décrit en référence à la figure 14. Les m bits de sortie du circuit 124 constituent l'opérande A exprimé en base standard d'un circuit multiplieur 126. L'opérande B en base duale chargé dans le multiplieur 126 est la quantité ψ-i (I-1)ω(ψ-1) délivrée par le circuit 122, retardée dans un registre 128 pour tenir compte du temps de réponse du circuit d'inversion 124. Un circuit de conversion 130 reçoit les coordonnées en base duale délivrées par le multiplieur 126 par groupes successifs de j bits et les convertit en base standard. Les m coordonnées en base standard délivrées par le circuit de conversion 130, qui représentent la correction ei (relation (11)) lorsque σ(ψ-1)=0, sont adressées à une entrée d'un multiplexeur 132. L'autre entrée du multiplexeur 132 reçoit m bits de niveau 0. Un circuit OU 134 reçoit les m coordonnées binaires en base duale des quantités σ(ψ-1) retardées dans un registre 136 pour tenir compte du retard introduit par le circuit d'inversion 124, le multiplieur 126 et le circuit de conversion 130. Le bit de sortie du circuit OU 134 (qui vaut 0 quand σ(ψ-i)=0) commande le multiplexeur 132 de façon que la correction ei soit fournie à l'additionneur 48 par le circuit de conversion 130 si σ(ψ-i)=0 (sinon ei=0).

Le décodeur de la figure 6 a une organisation en pipe-line : pendant que l'équation-clé est résolue par le circuit 44 pour un bloc, le module 42 calcule les syndromes pour le bloc suivant, et le module 46 procède aux corrections pour le bloc précédent. Le retard global introduit par la mémoire FIFO 50 est la somme du temps θ10 mis par le module 42 pour délivrer les syndromes, du temps θ21 mis par le circuit 44 pour délivrer les coefficients des polynômes σ(x) et ω(x) et du temps θ32 mis par le module 46 pour produire une valeur de correction. Pour réduire ce retard global qui donne le temps de réponse du décodeur et pour éviter la nécessité de mémoires tampon dans le module 46, il importe que les circuits de recherche de Chien 120, 122 produisent les valeurs des polynômes avec un débit élevé et un temps de réponse minimal. L'utilisation dans ces circuits 120, 122, ainsi que pour le multiplieur 130, de multiplieurs en base duale avec j≥2 procure à cet égard un avantage important.

La figure 15 montre la constitution du circuit de recherche de Chien 120. Le circuit 120 comprend t+1 unités de calcul 1380,1381,...,138t. L'unité de calcul 138u de rang u est agencée pour délivrer les valeurs successives de ζu(n)uu(1+N-n) pour n=0,1,...,N-1 (relation (9)). Chaque unité 138U avec u≥1 comporte un multiplieur en base duale 140u, un registre de m bits 142u et deux multiplexeurs 144u, 146u. Les registres 142u avec u≥1 sont du type décrit en référence à la figure 5, avec chacun une entrée parallèle sur j bits, et une sortie parallèle sur m bits de type 2 fournissant l'opérande B en base duale au multiplieur 140u. Le multiplexeur 146u a une entrée sur j bits reliée à la sortie 9 de la cellule 64u du circuit 44 de résolution de l 'équation-clé. Cette entrée du multiplexeur 146u est activée par un signal M3 qui correspond au signal Ml retardé du temps θ21 (figure 12), de façon que le registre 142u reçoive en m/j groupes successifs de j bits les coordonnées en base duale du coefficient σu lorsque celles-ci sont délivrées sur la sortie 9 de la cellule 64u. L'autre entrée sur j bits du multiplexeur 146u, activée lorsque M3=0, est reliée aux j sorties W0,...,Wj-1 du multiplieur 140u. Le circuit 120 fonctionne en N étapes successives n=0,1,...,N-1 à partir de l'instant θ2 de disponibilité des coefficients σu, chaque étape durant une période de l'horloge symbole CLKm. Le multiplexeur 144u est commandé par un signal M4 (figure 17) pour fournir l'opérande A exprimé en base standard au multiplieur 140u, de façon que cet opérande A vaille ψu (1-N) lors de la première étape n=0 relative à un bloc, et ψu lors de chacune des étapes suivantes n=1,2,...,N-1. On note que les multiplexeurs 144u ne sont pas nécessaires si N=2m-1 puisqu'alors ψu(1-N)u. Comme, pour u=0, ψuu(1-N) =1, le multiplieur 140u et le multiplexeur 144u ne sont pas nécessaires dans l'unité de calcul 138g comme le montre la figure 15. Il suffit que le registre 1420 ait une sortie parallèle sur j bits (figure 5), le registre 1420 étant alimenté par un multiplexeur 146g agencé de la même manière que les multiplexeurs 146u.

Lors de chaque étape n (0≤n≤N-1) , le multiplieur 140u (1≤ust) délivre les coordonnées en base duale de la quantité ζu( n) définie par la formule (9), et ces coordonnées sont chargées dans le registre 142u. Ces coordonnées seront chargées en tant qu'opérande B dans le multiplieur 140u au début de la prochaine étape n+1. Des moyens additionneurs sont prévus pour sommer les quantités ζu(n) délivrées à chaque étape n par le registre 142g et par les multiplieurs 140u. Dans l'exemple du circuit 120 représenté sur la figure 15, ces moyens additionneurs comprennent trois additionneurs parallèles sur j bits 152, 154, 156. L'additionneur 152 fait la somme des bits de rangs correspondants des quantités ζu délivrées par les multiplieurs 140u avec u impair. La sortie sur j bits de l'additionneur 152 fournit ainsi, par groupes successifs de j bits, les coordonnées en base duale des valeurs du polynôme xσ' (x) pour x=ψ-i1-N+n. L'additionneur 154 fait la somme des bits de rangs correspondants des quantités ζu(n) délivrées par le registre 142g et les multiplieurs 140u avec u pair, et ses j bits de sortie sont ajoutés aux j bits de sortie de l'additionneur 152 par l'additionneur 156. La sortie sur j bits de l'additionneur 156 fournit ainsi, par groupes successifs de j bits, les coordonnées en base duale des valeurs du polynôme σ(x) pour χ=ψ-i1-N+n. Le temps mis pour fournir toutes les coordonnées de la première valeur des polynômes σ(x) et xσ' (x) correspond à un seul cycle de l'horloge symbole CLKm, (figure 17).

Le circuit de la figure 15 est généralisable au calcul des valeurs aux points ψ1-N2-N,...,ψ-10 de toute fonction de la forme xκ.Q(x) où K est un entier quelconque (positif ou négatif) et Q(x) un polynôme de degré au plus égal à t à coefficients Q0,Q1,...,Qt dans le corps de Galois CG(2m). Les coefficients Qu du polynôme Q(x) sont adressés à l'entrée du multiplexeur 146u lorsque M3=l pour initialiser le calcul . L ' élément ψ ( u+K) ( 1 -N) est fourni a l ' entrée M4=1 du multiplexeur 144u, et l'élément ψu+κ est fourni à l'entrée M4=0 du multiplexeur 144u, le multiplieur 140u et le multiplexeur 144u n'étant donc pas nécessaires si u=-K. Dans l'exemple de la figure 15, qui permet en outre le calcul des valeurs de xK+1Q'(x), on a K=0 et Q(x)=σ(x).

La figure 16 montre le circuit de recherche de Chien 122 utilisé pour calculer les valeurs de la fonction xI-1ω(x) pour x=ψ1-N,...,ψ-10. Ce circuit 122 correspond au cas K=I-1, Q(x)=ω(x). Comme le calcul de dérivée n'est pas utile, les moyens additionneurs comprennent seulement un additionneur parallèle sur j bits 150 faisant la somme des coordonnées en base duale des quantités ξu(n) délivrées par les unités de calcul 138u (relation (12)).

Dans les exemples des figures 15 et 16, les opérandes en base standard des multiplieurs 140u sont variables si N<2m-1. Pour que ces opérandes soient constants et donc pour simplifier la structure des multiplieurs, les unités de calcul des circuits de recherche de Chien peuvent être

conformes à l'unité 238u représentée sur la figure 18. Cette unité 238u comporte un multiplieur 240u dont l'opérande A en base standard est fixe égal à ψu+K, un registre 242u identique au registre 142u pour recevoir la quantité ζu (n) (ou ξu(n) ) lors de l'étape n et la fournir comme opérande B au multiplieur 240u au début de l'étape n+1, et un multiplexeur 246u. Le multiplexeur 246u est commandé par un signal M3' correspondant au signal M3 retardé d'un cycle de l 'horloge symbole CKLm . Lorsque M3 '=0, le produit délivré par le multiplieur 240u est adressé à l'entrée parallèle sur j bits du registre 242u. Lorsque M3'=1, l'entrée parallèle sur j bits du registre 242u reçoit, en m/j groupes successifs de j coordonnées binaires sur j bits en base duale, la quantité Qu(u+K) (1-N). La sortie du j bits du multiplieur 246u est en outre reliée à une entrée respective des moyens additionneurs 150 (ou 152, 154). Si u=-K, l'unité de calcul ne comporte pas de multiplieur et le registre 242u a une sortie parallèle sur j bits reliée à l'entrée (M3'=0) du multiplexeur 246u. Lors de l'étape n=0, la quantité ζu (0)=Qu(u+k)(1 -N) est directement fournie aux moyens additionneurs. Lors de chaque étape n≥1, le multiplieur 240u a ζu(n-1) comme premier opérande, et délivre ζu(n) qui est fourni aux moyens additionneurs.

Une façon d'obtenir σuψu(1-N) à l'entrée du multiplexeur 246u est de prévoir une troisième entrée pour le multiplexeur 66u, recevant les m coordonnées en base standard de ψu (1-N), et activée lorsque M3'=1. Le multiplieur 70 de la cellule 64u fournit alors σuψu(1-N) en m/j groupes successifs de j coordonnées en base duale lorsque M3'=1 comme requis à l'entrée du multiplexeur 246u. De même, pour fournir ωuψ(I-1+u) (1-N), il suffit de prévoir un multiplexeur à l'entrée 2 de la cellule 112u, transmettant γk-1 si M3'=0 et la constante ψ(I-1+u) (1-N) si M3'=1, le multiplieur 70 de la cellule 112u fournissant alors ωuψ(I-1+u) (1-N) lorsque M3'=1 comme requis.

Dans les cas où ψ=α, l'utilisation de multiplieurs en base duale avec j≥2 n'implique qu'une très faible complexité supplémentaire dans le circuit de recherche de Chien 120 réalisé selon la figure 18. Si en outre I est un petit entier (1=0 par exemple), le circuit de recherche de Chien 122 est également très simplifié.