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1. WO1997027675 - KEY EQUATION SOLVER CIRCUIT AND REED-SOLOMON DECODER COMPRISING SAME

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[ FR ]

REVENDICATIONS

1. Circuit de résolution d'équation-clé (44) pour produire des coefficients d'un polynôme localisateur d'erreurs (σ(x)) à partir de 2t syndromes d'erreurs (Si), lesdits syndromes et lesdits coefficients du polynôme localisateur étant des éléments d' un corps de Galois de cardinal 2m, le circuit de résolution d' équation-clé opérant en 2t itérations successives, chaque itération comportant une première phase de calcul d'un écart de prédiction (Δk) et une seconde phase démise à jour de coefficients du polynôme localisateur (σ(x)) et d'un polynôme intermédiaire associé (λ(x)), le circuit de résolution d'équation-clé (44) comprenant:

t+1 cellules de calcul de rangs 0 à t (64g,...,64t ; 1640,...,164t), chaque cellule de rang u (0≤u≤t) étant respectivement associée à un coefficient de degré u du polynôme localisateur (σ(x) ) et agencée pour délivrer, lors de la premièrephase de chaque itération k (1<k≤2t), le produit de l 'un des 2t syndromes (Sk-1-u) et de la valeur (σu(k-1)) dudit coefficient associé obtenue lors de l'itération k-1 ;

- des moyens additionneurs (84) pour faire la somme desdits produits délivrés par les t+1 cellules lors de la première phase de chaque itération de façon à fournir un écart de prédiction (Δk) pour chaque itération; et

- des moyens logiques (82; 182) pour fournir à chacune des cellules de calcul des premier et second paramètres du corps de Galois (γk-1' Δk ; Δk-1, Δk) et un Paramètre binaire (δk) obtenus pour chaque itération en fonction des écarts de prédiction fournis pour ladite itération et pour chaque itération précédente,

caractérisé en ce que chaque cellule de calcul (64u ; 164u) de rang u avec 1≤u≤t comporte :

un premier registre de m bits (74;74') pour contenir le coefficient de degré u du polynôme localisateur (σ(x));

un premier circuit multiplieur (70;70') ayant un premier opérande fourni à une première entrée (2) de la cellule et un second opérande lu dans ledit premier registre de la cellule; et

un second circuitmultiplieur (72; 72') ayant unpremier opérande fourni à une seconde entrée (1) de la cellule et un second opérande égal au coefficient de degré u-1 dudit polynôme intermédiaire (λ(x)),

en ce que chaque cellule (64u;164u) de rang u avec

0≤u≤t-1 comporte un second registre de m bits (76;76') pour contenir le coefficient de degré u du polynôme intermédiaire (λ(x)) et fournir ce coefficient au second circuit multiplieur

(72,72') de la cellule de rang u+1,

enceque les moyens logiques (82; 182) fournissent ledit second paramètre (Δk) du corps de Galois sur ladite seconde entrée (1) de chacune des cellules (64u;164u) de rang u avec l≤u≤t,

en ce que chaque cellule de calcul (64u;164u) de rang u avec l≤u≤t est associée à un multiplexeur respectif (66u) fournissant à ladite première entrée (2) de la cellule l 'un des 2t syndromes (Sk-1-u) pour lapremière phase de chaque itération et ledit premier paramètre (Yk-1;Δk-1) du corps de Galois fourni par les moyens logiques (82; 182 ) pour la seconde phase de chaque itération,

en ce que lesdits moyens additionneurs (84) reçoivent les produits délivrés par lesdits premiers circuits multiplieurs (70;70'),

et en ce que chaque cellule de rang u avec 1≤u≤t comporte en outre des moyens (78,80;78';80') pour mettre à jour le contenu de son premier registre de m bits (74;74') et/ou de son second registre de m bits (76;76') lors de la seconde phase de chaque itération en fonction des produits délivrés par les premier et second circuits multiplieurs (70,72;70',72') delà cellule de rang u, du contenu du premier registre de m bits (74;74') de la cellule de rang u, du contenu du second registre de m bits (76;76') de la cellule de rang u-1 et du paramètre binaire (δk) fourni par les moyens logiques (82; 182).

2. Circuit de résolution d'équation-clé selon la revendication 1, caractérisé en ce qu'il comprend 2t registres de m bits (600,...,602t-1) de rangs 0 à 2t-1 respectivement initialisés par les valeurs des 2t syndromes, chaque registre

(60u) de rang u avec 1≤u≤2t-1 étant mis à jour lors de la seconde phase de chaque itération avec le contenu du registre de rang u-1, le registre (600) de rang 0 étant mis à jour lors de la seconde phase de chaque itération avec le contenu du registre de rang 2t-1, et en ce que la valeur de syndrome contenue dans chaque registre de rang u avec 1≤u≤t est fournie à une entrée du multiplexeur (66u) associé à la cellule de calcul (64u;164u) de rang u pour être adressée à la première entrée (2) de ladite cellule lors de la première phase de chaque itération.

3. Circuit selon la revendication 1 ou 2 , caractérisé en ce qu'il comprend t+1 secondes cellules de calcul (1120,...,112t) respectivement associées à des coefficients de degré 0 à t d'un polynôme évaluateur d'erreurs (ω(x)) et sensiblement identiques aux cellules de calcul

(640,...,64t;1640,...,164t) associées aux coefficients du polynôme localisateur d'erreurs (σ(x)).

4. Circuit selon l 'une quelconque des revendications 1 à 3, caractérisé en ce que ledit premier paramètre γk-1 du corps de Galois fourni par les moyens logiques (82) pour la seconde phase de chaque itération k (1≤k≤2t) est tel que Yk-1k -1 si δk - 1=1 et γk-1k-2 si δk-1=0, avec la valeur d' initialisation γ0=1, Δk-1 désignant l'écart de prédiction calculé à l'i'ération k-1 (k≥2) et δk-1 désignant ledit paramètre binaire fourni par les moyens logiques (82) à l'itération k-1 (k≥2), en ce que ledit second paramètre du corps de Galois fourni par les moyens logiques (82) pour la seconde phase de chaque itération k (1≤k≤2t) est égal à l 'écart de prédiction (Δk) calculé lors de la première phase de ladite itération k, et en ce que les moyens de mise à jour de chaque cellule de calcul (64u,112u) de rang u avec 1≤u≤2t comprennent un additionneur (78) ayant deux entrées respectivement reliées aux sorties des premier et second circuits multiplieurs (70,72) de la cellule et fournissant une valeur qui est inscrite dans le premier registre (74) de la cellule lors de la seconde phase de chaque itération, et un multiplexeur (80) commandé par ledit paramètre binaire δk lors de la seconde phase de chaque itération k pour transférer le contenu du premier registre (74) de la cellule de rang u dans le second registre (76) de la cellule de rang u si δk=1 et pour transférer le contenu du second registre (76) de la cellule de rang u-1 dans le second registre (76) de la cellule de rang u si

5. Circuit selon la revendication 4, caractérisé en ce que la cellule de calcul (640) de rang 0 comprend un premier registre de m bits (74) pour contenir le coefficient de degré 0 du polynôme localisateur (σ(x)) et un premier circuit multiplieur (70) ayant unpremier opérande fourni à une première entrée (2) de ladite cellule de rang 0 et un second opérande lu dans son premier registre, un multiplexeur (660) étant prévu pour adresser à la première entrée (2) de la cellule (640) de rang 0 un syndrome (Sk-1) pour la première phase de chaque itération, et ledit premier paramètre du corps de Galois (γk-1) pour la seconde phase de chaque itération.

6. Circuit selon l'u'e quelconque des revendications 1 à 3, caractérisé en ce que ledit premier paramètre du corps de Galois fourni par les moyens logiques (182) pour la seconde phase de chaque itération k (1≤k≤2t) est égal à l'inverse de l'écart de prédiction (Δk) calculé lors de la première phase de ladite itération k, en ce que ledit second paramètre du corps de Galois fourni par les moyens logiques (182) pour la seconde phase de chaque itération k (1≤k≤2t) est égal à l'écart de prédiction (Δk) calculé lors de la première phase de ladite itération k, et en ce que les moyens de mise à jour de chaque cellule de calcul (164u) de rang u comprennent un additionneur

(78') ayant deux entrées respectivement reliées à la sortie du second circuit multiplieur (72') de la cellule et à la sortie du premier registre (74') de la cellule, et fournissant une valeur qui est inscrite dans le premier registre (74') de la cellule lors de la seconde phase de chaque itération, et un multiplexeur

(80') commandé par ledit paramètre binaire δk lors de la seconde phase de chaque itération k pour transférer les bits produits par le premier circuit multiplieur (70') de la cellule de rang u dans le second registre (76') de la cellule de rang u si δk=1 et pour transférer le contenu du second registre (76') de la cellule de rang u-1 dans le second registre (76') de la cellule de rang u si δk=0.

7. Circuit selon l 'une quelconque des revendications 1 à 6, caractérisé en ce que chacun desdits premiers et seconds circuits multiplieurs (70;72;70',72') a son premier opérande A représenté, dans une base standard {1,α,...,αm-1} du corps de Galois, par m coordonnées binaires a0,a1,...,am-1 telles que A=a0+a1α+...+am-1αm-1 , α désignant une racine d'un polynôme générateur f (x) =xm+fm-1+...+f1x+f0 du corps de Galois dont les coefficients f0,f1,...,fm-1 sont des bits de valeurs prédéterminées, et son second opérande B représenté, dans une {β01,...'βm-1} du corps de Galois qui est une base duale de ladite base standard, par m coordonnées binaires b'0'b'1,...,b'm-1 telles que B=b'0β0+b'1β1+...+b'm-1βm-1, le produit C=AB des deux opérandes étant représenté, dans ladite base duale, parmcoordonnées binaires c'0,c'1,...,c'm-1 telles que C=c'cβ0+c'1β1+...+c'm-1βm-1' et en ce que, j étant un entier diviseur de m au moins égal à 1, chacun desdits circuits multiplieurs (70,72;70',72') est agencé pour délivrer les coordonnées binaires en base duale duproduit C sous forme dem/j groupes successifs de j coordonnées binaires de poids croissants au cours de m/j cycles d'horloge successifs.

8. Circuit selon la revendication 7, caractérisé en ce que l'entier j est plus grand que 1, et en ce que chacun desdits circuits multiplieurs (70,72;70',72') comprend:

j registres àdécalageR0,R1,...,Rj-1, chaque registre à décalage Rq (0≤q≤j-1) ayant m/j éléments de mémorisation M0, q,M1,q'...,M(m/j)-1,q agencés de façon que l'entrée de chaque élément demémorisâtionMp,qpour 0≤p≤(m/j)-1 soit reliée à la sortie de l'élément de mémorisation Mp+1,q, zp,q désignant le bit présent en sortie de l'élément de mémorisation Mp,q pour 0≤p≤(m/j)-1, et zm/j,q désignant le bit présent à l'entrée de l'élément de mémorisation M(m/j)-1,q;

des premiers moyens de logique combinatoire (32) pour adresser, à l'entrée de l'élément de mémorisât ion M (m/j)-1,rde chaque registre à décalage Rr (0≤r≤j-1), un bit respectif x'r obtenu par l'adaition binaire


où xp,q,r=fpj+q-r.zp,q si 0≤r≤q, et xp,q, r=f(p+1)j+q-r.zp+1,q si q+1≤r≤j-1 ; et

des seconds moyens de logique combinatoire (36) pour délivrer, sur chaque sortie Wr (0≤r≤j-1) parmi j sorties

W0,W1,...,Wj-1 du circuit multiplieur, un bit respectif y'r obtenu par l'addition binaire


où yp,q,r=apj+q-r.zp,q si 0≤r≤q' et yp,q,r=a(p+1)j+q-r.2p+1,q si q+1≤r≤j-1,

de sorte qu' en chargeant lors d'un cycle initial k=0 les coordonnées binaires en base duale du second opérande B dans les registres à décalage selon zp,q=b'pj+q pour 0≤p≤(m/j)-1 et

0≤q≤j-1, et en effectuant (m/j)-1 cycles de décalage k=1,...,(m/j)-1 dans lesdits registres, on obtient respectivement les coordonnées binaires en base duale c'kj'c'kj+1'···'c 'kj+(j-1) du Produit C sur les sorties W0,W1,...,Wj-1 lors du cycle k (0≤k≤(m/j)-1).

9. Circuit de résolution d'équation-clé selon la revendication 8, caractérisé en ce que les premiers moyens de logique combinatoire (32) de chacun desdits premiers et seconds circuits multiplieurs consistent endes portes OU exclusif (320-325) formant j additionneurs binaires, l 'additionneur binaire de rang r (0≤r≤j-1) ayant sa sortie reliée à l'entrée de l'élément de mémorisation M(m/j)-1,r et ses entrées respectivement reliées aux sorties des éléments de mémorisation Mp,q avec 0≤p≤(m/j)-1, r≤q≤j-1 et fpj+q-r=1 et aux entrées des éléments de mémorisation Mp avec 0≤p≤(m/j)-1, 0≤q≤r-1 et f (p+1) j+q-r=1.

10 . Circuit selon l'une quelconque des revendications 7 à 9, caractérisé en ce que les moyens additionneurs (84) fournissant l'écart de prédiction (Δk) comprennent un additionneur sur j bits ayant une entrée sur j bits reliée aux j sorties de chacun des premiers circuits multiplieurs (70; 70' ) des cellules (64u;164u), et une sortie sur j bits reliée à une entrée sur j bits d'un registre de m bits (86) contenant les coordonnées binaires enbase duale de l'écart de prédiction (Δk) au terme de la première phase de chaque itération.

11. Circuit selon l 'une quelconque des revendications 7 à 10, caractérisé en ce que le premier et le second registre (74,76;74',76') de chaque cellule de calcul (64u,112u;164u) sont agencés pour recevoir chacun, lors de la seconde phase de chaque itération, une valeur de mise à jour d'un coefficient de polynôme sous la forme de m/j groupes successifs de j coordonnées binaires en base duale de ladite valeur de mise à jour (σu(k), λu(k)), et pour délivrer simultanément la valeur antérieure du coefficient de polynôme auparavant contenue dans ledit registre sous forme de m/j groupes successifs de j coordonnées binaires en base duale de ladite valeur antérieure

u(k-1), λu(k-1)).

12. Décodeur Reed-Solomon pour décoder des blocs de N symboles d'un corps de Galois de cardinal 2m selon un code de

Reed-Solomon dont le polynôme générateur (g(x) ) admet 2t racines de la forme ψI+1 pour i=0,1,...,2t-1, ψ désignant un élément primitif du corps de Galois et I désignant une constante entière, comprenant :

un module de calcul de syndromes (42) pour fournir les valeurs de 2t syndromes d'erreur (Si) pour chaque bloc de N symboles relativement aux 2t racines du polynôme générateur du code;

un circuit de résolution d' équation-clé (44) conforme à l'une quelconque des revendications 1 à 11 pour produire les coefficients d'un polynôme localisateur d'erreurs (σ(x)) à partir des 2t syndromes fournis par le module de calcul de syndromes (42) ; et

un module de calcul de correction (46) pour évaluer un terme de correction (ei) pour chaque symbole (ri) du bloc en fonction des coefficients fournis par le circuit de résolution d' équation-clé (44), lesdits termes de correction étant ajoutés à leurs symboles respectifs pour corrigerd' éventuelles erreurs dans les symboles du bloc.