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1. WO1997024727 - MEMORY DEVICE WITH MULTIPLE INTERNAL BANKS AND STAGGERED COMMAND EXECUTION

Publication Number WO/1997/024727
Publication Date 10.07.1997
International Application No. PCT/US1996/020784
International Filing Date 30.12.1996
Chapter 2 Demand Filed 28.07.1997
IPC
G11C 7/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output data interface arrangements, e.g. I/O data control circuits, I/O data buffers
CPC
G11C 7/1039
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1015Read-write modes for single port memories, i.e. having either a random port or a serial port
1039using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
G11C 7/1072
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1072for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Applicants
  • MICRON TECHNOLOGY, INC. [US]/[US]
Inventors
  • RYAN, Kevin, J.
  • WRIGHT, Jeffrey, P.
Agents
  • STEWART, John, C.
  • HIRSCH, Peter
Priority Data
08/581,03429.12.1995US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) MEMORY DEVICE WITH MULTIPLE INTERNAL BANKS AND STAGGERED COMMAND EXECUTION
(FR) DISPOSITIF DE MEMOIRE AVEC PLUSIEURS BLOCS INTERNES ET UNE EXECUTION DECALEE DE COMMANDES
Abstract
(EN)
In a memory device such as a page-oriented synchronous dynamic random access memory device (SDRAM), a memory array and associated circuitry are divided into multiple internally defined circuit banks. Commands and addresses applied to the memory device affect all internal banks identically, but on a time-staggered basis. In an eight bank embodiment, activation of a selected row is first initiated in Bank0 by registration of an ACTIVE command and a coincident row address. One system clock cycle later, activation of the selected row is initiated in Bank1, and so on until activation of the selected row is initiated in Bank7 seven clock cycles after the intial registration of the command. A READ or WRITE command and coincident column address can be applied after the activation time limit has been met for the selected row in Bank0. The READ or WRITE command then affects successive banks in the above-described time staggered manner. Similarly, a PRECHARGE command can be applied when the read latency or write recovery time limit has been met for Bank0, and this command is executed in a time staggered manner in the successive banks. In a four bank embodiment, command registration and execution is staggered every two successive system clock cycles.
(FR)
Dans un dispositif de mémoire, tel qu'un dispositif de mémoire à page à accès direct dynamique synchrone, un ensemble de mémoires et un circuit associé sont divisés en plusieurs blocs de circuits définis internes. Les commandes et les adresses appliquées au dispositif de mémoire affectent tous les blocs internes de la même façon, mais de manière décalée. Dans un mode de réalisation comprenant huit blocs, l'activation d'une rangée sélectionnée est d'abord initiée dans le bloc 0 par l'enregistrement d'une commande ACTIVE et d'une adresse de rangée correspondante. Après un cycle d'horloge du système, l'activation de la rangée sélectionnée est initiée dans le bloc 1 et ainsi de suite jusqu'à ce que l'activation de la rangée sélectionnée soit initiée dans le bloc 7 sept cycles d'horloge après l'enregistrement initial de la commande. Une commande LIRE ou ECRIRE et une adresse de colonne correspondante peuvent être appliquées jusqu'à ce que le temps imparti soit écoulé pour la rangée sélectionnée dans le bloc 0. La commande LIRE ou ECRIRE affecte ensuite les blocs successifs avec un décalage de temps comme susmentionné. De la même manière, une commande de PRECHARGE peut être appliquée lorsque le temps de récupération d'écriture ou d'attente de lecture imparti est écoulé pour le bloc 0, et cette commande est exécutée avec le décalage de temps spécifié dans les blocs successifs. Dans un mode de réalisation à quatre blocs, l'enregistrement et l'exécution des commandes est décalé tous les deux cycles d'horloge de système successifs.
Also published as
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