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1. (WO1997020304) HIGH SPEED DATA SAMPLING SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/020304    International Application No.:    PCT/US1996/019273
Publication Date: 05.06.1997 International Filing Date: 02.12.1996
Chapter 2 Demand Filed:    30.06.1997    
IPC:
G06F 3/05 (2006.01), G09G 3/20 (2006.01), G09G 3/22 (2006.01), G09G 3/36 (2006.01), G11C 19/38 (2006.01), G11C 27/02 (2006.01), H04L 7/033 (2006.01)
Applicants: MICRON DISPLAY TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, P.O. Box 6, Boise, ID 83707-0006 (US)
Inventors: ZIMLICH, David, A.; (US)
Agent: BULCHIS, Edward, W.; Seed and Berry L.L.P., 6300 Columbia Center, 701 Fifth Avenue, Seattle, WA 98104-7092 (US).
GRÜNECKER, A.; Maximilianstraße 58, D-80538 München (DE)
Priority Data:
08/565,382 30.11.1995 US
Title (EN) HIGH SPEED DATA SAMPLING SYSTEM
(FR) SYSTEME D'ECHANTILLONNAGE A GRANDE VITESSE
Abstract: front page image
(EN)A system for sampling an analog or digital data signal at a relatively high rate utilizing relatively slow circuitry. The system (40) includes several sample and hold circuits (42 - 50), each of which receive the data signal. The sample and hold circuits (42- 50) are clocked by respective clock signals ($g(F)¿1?...$g(F)¿n?)that are at the same frequency but equally phased apart from each other. Thus, the sample and hold circuits take samples of the data signal at times that are equally spaced apart from each other. Each of the sample and hold circuits is connected to a series of shift registers (62 - 70) that are clocked at the same frequency as the clock used to clock the sample and hold circuit to which they are connected. The shift registers operate to sequentially store samples (S¿1?... S¿n?) obtained by their respective sample and hold circuit. The output of the shift registers (82 - 90) may be applied to the column drivers of a conventional matrix display.
(FR)L'invention porte sur un système d'échantillonnage d'un signal analogique ou numérique à une vitesse relativement élevée au moyen de circuits relativement lents. Le système (40) comprend plusieurs circuits échantillonneurs et de maintien (42 - 50) recevant tous le signal de données. Lesdits circuits sont synchronisés par leurs signaux d'horloge ($g(F)¿1?... $g(F)¿n?) respectifs de même fréquence, mais déphasés dans les mêmes proportions les uns par rapport aux autres; ils peuvent donc prélever les échantillons du signal de données à des instants régulièrement espacés. Chacun des circuits échantillonneurs et de maintien est relié à une série de registres à décalage (62 - 70) synchronisés à la même fréquence que l'horloge des circuits échantillonneurs de maintien auxquels ils sont reliés. Les registres à décalage stockent séquentiellement les échantillons (S¿1?...S¿n?) prélevés par leurs circuits échantillonneurs et de maintien respectifs. Les sorties des registres à décalage (82 - 90) peuvent être transmises aux circuits de commande de colonnes d'un affichage matriciel classique.
Designated States: AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IL, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TR, TT, UA, UG, UZ, VN.
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Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)