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1. (WO1997017705) SYSTEM FOR RECONFIGURING THE WIDTH OF AN XYRAM
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1997/017705 International Application No.: PCT/US1996/016460
Publication Date: 15.05.1997 International Filing Date: 15.10.1996
Chapter 2 Demand Filed: 03.04.1997
IPC:
G11C 7/10 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
10
Input/output (I/O) data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Applicants:
ADVANCED MICRO DEVICES, INC. [US/US]; 5204 East Ben White Boulevard Mail Stop 562 Austin, TX 78741, US
Inventors:
AGRAWAL, Ram; US
SPAK, Michael; US
Agent:
MILLER, Louise, K.; Advanced Micro Devices, Inc. Mail Stop 562 5204 East Ben White Boulevard Austin, TX 78741, US
BROOKES & MARTIN; High Holborn House 52/54 High Holborn London WC1V 6SE, GB
Priority Data:
08/555,08108.11.1995US
Title (EN) SYSTEM FOR RECONFIGURING THE WIDTH OF AN XYRAM
(FR) SYSTEME DE RECONFIGURATION DE LA LARGEUR D'UNE MATRICE DE MEMOIRE RAM EN X-Y
Abstract:
(EN) An x-y RAM array with a reconfigurable bit width is provided. The array contains a RAM cell columns organized into a number of column groups where the number of groups determines the bit width of the memory. The number of columns in each group are configurable thereby configuring the number of groups and thus the bit width of the memory. Multiplexor logic selects a column from each group to be accessed and passgate logic determines how the multiplexor logic is combined and thus determines the column group configuration. Decode logic provides the appropriate select signals to the multiplexor logic for selecting from the configured number of columns in each group.
(FR) L'invention a pour objet une matrice de mémoire RAM en x-y avec possibilité de reconfigurer la largeur binaire. La matrice contient des colonnes de cellules de mémoire RAM organisées en plusieurs groupes de colonnes, le nombre de ces groupes déterminant la largeur binaire de la mémoire. Le nombre de colonnes contenues dans chaque groupe est configurable, ce qui permet de configurer le nombre de groupes et, en conséquence, la largeur binaire de la mémoire. Le circuit logique multiplexeur sélectionne une colonne dans chaque groupe auquel on doit accéder et le circuit logique porte de passage détermine les modalités de combinaison du circuit logique multiplexeur et, ainsi, la configuration du groupe de colonnes. Un circuit logique de décodage fournit au circuit multiplexeur les signaux de sélection appropriés permettant de faire une sélection parmi le nombre de colonnes configuré dans chaque groupe.
Designated States: JP, KR
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0860010