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1. (WO1997016852) A SEMICONDUCTOR CIRCUIT INCLUDING NON-ESD TRANSISTORS WITH REDUCED DEGRADATION DUE TO AN IMPURITY IMPLANT AND METHOD FOR MAKING SAME
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Pub. No.: WO/1997/016852 International Application No.: PCT/US1996/014316
Publication Date: 09.05.1997 International Filing Date: 06.09.1996
IPC:
H01L 27/02 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27
Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02
including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
Applicants:
ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Inventors:
LIU, David, K., Y.; US
KUAN, Ming, Sang; US
CHANG, Chi; US
Agent:
RODDY, Richard, J.; Advanced Micro Devices, Inc. One AMD Place Mail Stop 68 Sunnyvale, CA 94088-3453, US
Priority Data:
08/550,42430.10.1995US
Title (EN) A SEMICONDUCTOR CIRCUIT INCLUDING NON-ESD TRANSISTORS WITH REDUCED DEGRADATION DUE TO AN IMPURITY IMPLANT AND METHOD FOR MAKING SAME
(FR) CIRCUIT A SEMI-CONDUCTEUR COMPRENANT DES TRANSISTORS SANS DECHARGE ELECTROSTATIQUE, ENTRAINANT UNE DEGRADATION REDUITE GRACE A L'IMPLANTATION D'IMPURETES ET SON PROCEDE DE FABRICATION
Abstract:
(EN) A method for reducing encroachment of an impurity implant into a channel region in a non-ESD transistor in a semiconductor circuit, the non-ESD transistor receiving both first and second implant dopants, and the circuit including a plurality of ESD transistors includes forming the ESD transistors of the circuit at a predetermined angular offset from the non-ESD transistor, and performing the second dopant implant at a predetermined tilt implant angle, wherein the non-ESD transistor has reduced encroachment of the impurity implant. A plurality of transistors formed on a semiconductor wafer include a plurality of non-ESD transistors, the plurality of non-ESD transistors including spacer regions and impurity implant regions encroaching the spacer regions, and a plurality of ESD transistors, the plurality of ESD transistors formed at a predetermined angular offset from the non-ESD transistors. Further, the plurality of ESD transistors include the spacer regions and impurity implant regions encroaching the spacer regions further than the impurity implant regions of the non-ESD transistors.
(FR) Un procédé permet de réduire l'empiètement d'une implantation d'impuretés dans la région du canal d'un transistor sans décharge électrostatique, propre à un circuit à semi-conducteur, qui reçoit deux dopants implantés, le circuit comprenant plusieurs de ces transistors. Ce procédé consiste à disposer dans ce circuit des transistors à décharge électrostatique selon un décalage angulaire déterminé par rapport au transistor sans décharge électrostatique, et à implanter le deuxième dopant selon un angle d'implantation incliné prédéterminé, le transistor sans décharge électrostatique présentant une implantation d'impuretés à empiètement réduit. Un ensemble de transistors, disposé sur une galette à semi-conducteur, comprend des transistors sans décharge électrostatique, lesquels présentent des régions d'espacement et des régions d'implantation d'impuretés qui empiètent sur celles d'espacement, et des transistors à décharge électrostatique disposés selon un décalage angulaire déterminé par rapport à ceux qui ne présentent pas de décharge électrostatique. De plus, les transistors à décharge électrostatique comprennent des régions d'espacement et des régions d'implantation d'impuretés qui empiètent sur celles d'espacement plus loin que les régions d'implantation d'impuretés ne le font pour les transistors sans décharge électrostatique.
Designated States: JP, KR
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)