Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO1997015929) SEMICONDUCTOR NON-VOLATILE MEMORY DEVICE HAVING A NAND CELL STRUCTURE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1997/015929 International Application No.: PCT/US1996/017130
Publication Date: 01.05.1997 International Filing Date: 24.10.1996
Chapter 2 Demand Filed: 19.05.1997
IPC:
G11C 16/04 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
04
using variable threshold transistors, e.g. FAMOS
Applicants:
NVX CORPORATION [US/US]; 308 W. Fillmore Colorado Springs, CO 80907, US (AllExceptUS)
LANCASTER, Loren, T. [US/US]; US (UsOnly)
HIROSE, Ryan, T. [US/US]; US (UsOnly)
Inventors:
LANCASTER, Loren, T.; US
HIROSE, Ryan, T.; US
Agent:
BACHAND, Richard, A.; Holland & Hart Suite 3200 555 17th Street P.O. Box 8749 Denver, CO 80201-8749, US
Priority Data:
60/007,06325.10.1995US
Title (EN) SEMICONDUCTOR NON-VOLATILE MEMORY DEVICE HAVING A NAND CELL STRUCTURE
(FR) MEMOIRE REMANENTE A SEMICONDUCTEUR AYANT UNE STRUCTURE CELLULAIRE ET INVERSE
Abstract:
(EN) A NAND stack array (95') is placed within a well formed on a semiconductor substrate and includes a series array of memory cell transistors (10) whose threshold voltages can be electrically altered over a range of depletion values. When a cell within a certain NAND stack is selected for a read operation, a peripheral circuit drives the selected gate word line to the well potential and drives the word lines of the other gates within the selected NAND stack to a potential at least equal in magnitude to the magnitude of a reference voltage plus the threshold voltage of a memory cell in the programmed state.
(FR) Un groupement de piles ET inversé (95') est placé dans un puits formé sur un substrat à semiconducteur et comporte un groupement en série de transistors (10) à élément de mémoire dont les tensions de seuil peuvent être modifiées électriquement sur une plage de valeurs de déplétion. Lorsqu'une cellule à l'intérieur d'une certaine pile ET inversé est choisie pour une opération de lecture, un circuit périphérique excite le canal mot sélectionné au même potentiel que le puits et excite les canaux mot des autres grilles dans la pile ET inversé sélectionnée, à un potentiel au moins égal en ampleur à celui d'une tension de référence augmentée de la tension de seuil d'un élément de mémoire à l'état programmé.
Designated States: AU, BR, JP, KR, SG, US
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
US6163048AU1996074751