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1. (WO1997015118) PHASE-LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/015118    International Application No.:    PCT/SE1996/001120
Publication Date: 24.04.1997 International Filing Date: 09.09.1996
Chapter 2 Demand Filed:    07.05.1997    
IPC:
H03L 7/093 (2006.01), H03L 7/10 (2006.01), H03L 7/107 (2006.01)
Applicants: TELEFONAKTIEBOLAGET LM ERICSSON (publ) [SE/SE]; S-126 25 Stockholm (SE) (For All Designated States Except US).
WILHELMSSON, Mats [SE/SE]; (SE) (For US Only).
FRANSSON, Clarence [SE/SE]; (SE) (For US Only).
LUNDH, Peter [SE/SE]; (SE) (For US Only).
BJENNE, Anders [SE/SE]; (SE) (For US Only)
Inventors: WILHELMSSON, Mats; (SE).
FRANSSON, Clarence; (SE).
LUNDH, Peter; (SE).
BJENNE, Anders; (SE)
Agent: BJELLMAN, Lennart; Dr Ludwig Brann Patentbyrå AB, P.O. Box 1344, S-751 43 Uppsala (SE)
Priority Data:
9503702-4 20.10.1995 SE
Title (EN) PHASE-LOCKED LOOP
(FR) BOUCLE A PHASE ASSERVIE
Abstract: front page image
(EN)A phase-locked loop (PLL) having very fast acquisition, and low output phase jitter and stability at steady-state is provided. In general, the phase-locked loop is used for synchronizing an output signal of said phase-locked loop with an input reference signal. In accordance with a general inventive concept, the filter circuit (4D) of the phase-locked loop includes a differentiator (5D) responsive to the phase difference representing signal from a phase detector (2D) in the PLL for providing a differentiated signal, and a filter (6D) responsive to both the phase difference representing signal and the differentiated signal to provide a filter output signal. Preferably, the filter (6D) is a low-pass filter. The output signal source (9) of the PLL is controlled by a control signal which is generally based on the filter output signal.
(FR)L'invention porte sur une boucle à phase asservie (PLL) à localisation très rapide, à faible instabilité de phase du signal de sortie, et qui est stable en régime permanent. En règle générale, on utilise cette boucle à phase asservie pour synchroniser un signal de sortie de ladite boucle avec un signal d'entrée de référence. Conformément à l'idée générale de l'invention, le circuit filtrant (4D) de la boucle à phase asservie comporte, d'une part un différenciateur (5D) sensible au signal représentatif d'une différence de phase provenant d'un détecteur de phase (2D) dans la PLL et destiné à envoyer un signal différencié et, d'autre part un filtre (6D) sensible tant au signal représentatif d'une différence de phase qu'au signal différencié afin d'envoyer un signal de sortie de filtre. De préférence, le filtre (6D) est un filtre passe-bas. La source du signal de sortie (9) de la PLL est commandée par un signal de commande se fondant, d'une manière générale, sur le signal de sortie de filtre.
Designated States: AU, BR, CA, CN, JP, KR, MX, NO, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)