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1. (WO1997015116) TSPC LATCHES AND FLIPFLOPS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/015116    International Application No.:    PCT/SE1996/001315
Publication Date: 24.04.1997 International Filing Date: 16.10.1996
Chapter 2 Demand Filed:    13.05.1997    
IPC:
H03K 3/356 (2006.01), H03K 19/096 (2006.01)
Applicants: FORSKARPATENT I LINKÖPING AB [SE/SE]; HusETT, S-581 83 Linköping (SE) (For All Designated States Except US).
YUAN, Jiren [SE/SE]; (SE) (For US Only)
Inventors: YUAN, Jiren; (SE)
Agent: BERGLUND, Erik; Forskarpatent i Linköping AB, HusETT, S-581 83 Linköping (SE)
Priority Data:
9503616-6 17.10.1995 SE
Title (EN) TSPC LATCHES AND FLIPFLOPS
(FR) CIRCUITS A VERROUILLAGE ET BASCULES POUR CADENCEMENT VRAI PAR HORLOGE MONOPHASE (TSPC)
Abstract: front page image
(EN)Speed, robustness and static performance of TSPC (True Single Phase Clocking) latches and flipflops are analysed in this paper. New latches and flipflops are proposed to upgrade the overall speed, power saving, clock slope insensitivity and static performance of TSPC. Both new single-rail and new dual-rail latches and flipflops are proposed. Among them are different dynamic, semi-static and fully-static versions. The delays are reduced by factors of 1.3, 2.1, 2.2 and 2.4 for the single-rail dynamic, the dual-rail dynamic, the semi-static and the fully-static versions respectively. In the same time, power consumptions are also reduced so the power-delay products are reduced by factors of 1.9, 3.5, 3.4 and 6.5 respectively for an average activity rate (0.25). These improvements are accompanied with less transistor counts and less clock loads. One unique type of the proposed latches uses only a single clocked transistor and only n-transistors in logic (in both n- and p-latches and in both dynamic and static versions).
(FR)On analyse dans ce document la vitesse, la robustesse et la performance statique des circuits à verrouillage et bascules pour cadencement vrai par horloge monophase (TSPC). On propose de nouveaux circuits à verrouillage et de nouvelles bascules permettant d'améliorer la vitesse globale, les économies d'énergie, l'insensibilité à la pente d'horloge et la performance statique du TSPC. On propose de nouveaux circuits à verrouillage et bascules à rail unique et à rail double, parmi lesquels on compte différentes versions dynamiques, partiellement statiques et entièrement statiques. Les retards sont réduits selon des facteurs de 1,3, 2,1, 2,2 et 2,4 respectivement pour les versions dynamiques à rail unique, dynamiques à rail double, partiellement statiques et entièrement statiques. En même temps, les consommations d'énergie sont également réduites, et par conséquent, les produits vitesse-consommation sont réduits selon des facteurs de 1,9, 3,5, 3,4 et 6,5 respectivement pour un taux d'activité moyen (0,25). Ces perfectionnements sont accompagnés de comptes de transistors réduits et de charges d'horloge réduites. Une version particulière des circuits à verrouillage proposés n'utilise qu'un seul transistor cadencé et que des transistors NMOS en logique (dans les circuits à verrouillage à la fois de type n et de type p et dans les versions tant dynamiques que statiques).
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)