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1. (WO1997014221) DECODER GATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/014221    International Application No.:    PCT/DE1996/001935
Publication Date: 17.04.1997 International Filing Date: 10.10.1996
IPC:
G11C 8/10 (2006.01), H03K 19/0948 (2006.01)
Applicants: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
SEDLAK, Holger [DE/DE]; (DE) (For US Only).
POCKRANDT, Wolfgang [DE/DE]; (DE) (For US Only).
OBERLÄNDER, Klaus [DE/DE]; (DE) (For US Only)
Inventors: SEDLAK, Holger; (DE).
POCKRANDT, Wolfgang; (DE).
OBERLÄNDER, Klaus; (DE)
Priority Data:
195 37 888.1 11.10.1995 DE
Title (DE) DECODERGATTER
(EN) DECODER GATE
(FR) GRILLE DE DECODAGE
Abstract: front page image
(DE)Die Erfindung bezieht sich auf ein Decodergatter mit einer Anzahl von n+1 Eingängen (IN1 bis INn-1, INn, /INn) und wenigstens zwei Ausgängen (OUT1, OUT2), welches eine erste (P1) und eine zweite Potentialklemme (P2), wobei die eine Potentialklemme einer Spannungsversorgung (VDD) und die andere Potentialklemme einem Massenanschluß (VSS) zugeordnet ist, eine Anzahl von n-1 in Reihenschaltung zwischen der ersten Potentialklemme (P1) und einem Verbindungsknoten (V) verbundenen Schalttransistoren (T1 bis Tn-1) eines ersten Leitungstyps, deren Steueranschluß (G1 bis Gn-1) jeweils einem der n-1 Eingänge (IN1 bis INn-1) zugeordnet ist, sowie eine Anzahl von n-1 in Parallelschaltung zwischen den zumindest zweien Ausgängen (OUT1, OUT2) verbundenen Schalttransistoren (S1 bis Sn-1) eines zweiten Leitungstyps, deren Steueranschluß (H1 bis Hn-1) jeweils einem der n-1 Eingänge (IN1 bis INn-1) zugeordnet ist, aufweist. Das erfindungsgemäße Decodergatter zeichnet sich dadurch aus, daß an dem n-ten (INn) und dem n+1-ten Eingang (/INn) komplementär zueinander ausgebildete Eingangssignale anliegen, und dem n-ten und dem n+1-ten Eingang eine erste und eine zweite Serienschaltung bestehend jeweils aus in Reihe zwischen der zweiten Potentialklemme (P2) und dem Verbindungsknoten (V) verbundenen Schalttransistoren (Qn, Rn, Qn+1, Rn+1) des ersten und des zweiten Leitungstyps zugeordnet ist, wobei die Steueranschlüsse (In, Jn) der Schalttransistoren (Qn, Rn) der ersten Serienschaltung dem n-ten Eingang, und die Steueranschlüsse (Jn+1, In+1) der Schalttransistoren (Qn+1, Rn+1) der zweiten Serienschaltung dem n+1-ten Eingang (/INn) zugeordnet sind.
(EN)The decoder gate has a number n+1 of inputs (IN1 - INn-1, INn, /INn) and at least two outputs (OUT1, OUT2) with a first (P1) and a second (P2) potential terminal. One potential terminal is assigned to a voltage supply (VDD) and the other potential terminal is assigned to an earth connection (VSS). A number n-1 of switching transistors (T1 - Tn-1) of a first line type are provided and connected in series between the first potential terminal (P1) and a connection node (V), the control connection (G1 - Gn-1) of the line type is connected as appropriate to one of the n-1 inputs (IN1 - IN-1), and also provided are a number n-1 of switching transistors (S1 - Sn-1) of a second line type connected in parallel between the minimum of two outputs (OUT1, OUT2), the control connection (H1 to Hn-1) of the second line type being assigned as appropriate to one of the n-1 inputs (INn - INn-1). The claimed decoder gate is characterised in that mutually complementary input signals are applied to the nth and n+1th input (/INn) and a first and a second serial switch comprising respectively the switching transistors (Qn, Rn, Qn+1, Rn+1) of the first and second line type connected in series between the second potential terminal (P2) and the connection node (V) are applied to the nth input; while the control connections (In, Jn) of the switching transistors (Qn, Rn) of the first serial switch are assigned to the nth input and the control connections (Jn+1, In+1) of the switching transistors (Qn+1, Rn+1) of the second serial switch are assigned to the n+1th input (/INn).
(FR)Cette grille de décodage comprend un nombre n+1 d'entrées (IN1 à INn-1, INn, /INn) et au moins deux sorties (OUT1, OUT2), ainsi qu'une première borne de potentiel (P1) et une deuxième borne de potentiel (P2). Une borne de potentiel est associée à une tension d'alimentation (VDD) et l'autre borne de potentiel est associée à une connexion à la masse (VSS). Un nombre n-1 de transistors commutateurs (T1 à Tn-1) d'un premier type de conductivité, dont les connexions de commande (G1 à Gn-1) sont associées chacune à une des n-1 entrées (IN1 à INn-1), sont connectés en série entre la première borne de potentiel (P1) et un noeud de connexion (V). Un nombre n-1 de transistors commutateurs (S1 à Sn-1) d'un deuxième type de conductivité, dont les connexions de commande (H1 à Hn-1) sont associées chacune à une des n-1 entrées (IN1 à INn-1), sont connectés en parallèle entre les deux sorties (OUT1, OUT2) au moins. Cette grille de commande se caractérise en ce que des signaux d'entrée complémentaires sont appliqués à la nième (INn) et à la n+1 entrée (/INn) et en ce que des premier et deuxième montages en série constitués de transistors commutateurs (Qn, Rn, Qn+1, Rn+1) du premier et du deuxième type de conductivité montés en série entre la deuxième borne de potentiel (P2) et le noeud de connexion (V) sont associés aux nième et n+1 entrées. Les connexions de commande (In, Jn) des transistors commutateurs (Qn, Rn) faisant partie du premier montage en série sont associées à la nième entrée et les connexions de commande (Jn+1, In+1) des transistors commutateurs (Qn+1, Rn+1) faisant partie du deuxième montage en série sont associées à la n+1 entrée (/INn).
Designated States: CN, JP, KR, RU, UA, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)