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1. (WO1997014185) SEMICONDUCTOR DEVICE WITH A PLANARIZED INTERCONNECT WITH POLY-PLUG AND SELF-ALIGNED CONTACTS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/014185    International Application No.:    PCT/US1996/015783
Publication Date: 17.04.1997 International Filing Date: 10.10.1996
IPC:
H01L 21/3105 (2006.01), H01L 23/532 (2006.01)
Applicants: PARADIGM TECHNOLOGY, INC. [US/US]; 71 Vista Montana, San Jose, CA 95134 (US)
Inventors: CHEN, Hsiang-Wen; (US)
Agent: KLIVANS, Norman, R.; Skjerven, Morrill, MacPherson, Franklin & Friel, Suite 700, 25 Metro Drive, San Jose, CA 95110 (US)
Priority Data:
540,730 11.10.1995 US
Title (EN) SEMICONDUCTOR DEVICE WITH A PLANARIZED INTERCONNECT WITH POLY-PLUG AND SELF-ALIGNED CONTACTS
(FR) DISPOSITIF SEMICONDUCTEUR A INTERCONNEXION APLANIE, A FICHE MULTIPLE ET CONTACTS AUTO-ALIGNES
Abstract: front page image
(EN)A CMOS integrated circuit structure with planarized self-aligned transistors and local planarization in the vicinity of the transistors so as to allow an interconnect, with a planar upper surface, which is free of bridging, has good continuity over the planarized topography and is compatible with self-alignment schemes, hence conserving chip real estate. The structure includes self-aligned insulated transistor gates (14a, 14b) and active transistor regions in a substrate (10). A 'landing pad' (22) is formed on the substrate (10) at buried contact (44) and polyiso contact locations so as to allow more effective etching at the exact location of the polyiso contact. The integrated circuit structure is locally planarized by formation of an oxide layer (26) and a reflowed overlying glass layer (30) which is etched back to planarize the surface. Using a polyiso mask, portions of the glass layer (30) and underlying oxide (26), landing pad (22), and oxide layers (20) are removed only in the area of the buried contact (44). Then a combined horizontal and vertical interconnect (48a), with a planar upper surface, is formed to electrically connect the buried contact (44) to the gate (14a).
(FR)La présente invention concerne une structure de circuit intégré CMOS ayant des transistors auto-alignés aplanis, et aplanie localement au voisinage des transistors, de manière à permettre une interconnexion avec une surface supérieure plane. Cette structure est exempte de chevauchement, sa continuité est bonne sur le relief aplani et elle est compatible avec les schémas d'auto-alignement, conservant ainsi l'espace de la puce. La structure comprend des grilles de transistors isolées et auto-alignées (14a, 14b) et des régions actives de transistors dans un substrat (10). Une 'aire d'atterrissage' (22) est formée sur le substrat (10) aux emplacements du contact enterré (44) et du contact à isolation au silicium polycristallin, de manière à permettre un décapage plus efficace à l'emplacement exact de ce dernier contact. La structure du circuit intégré est aplanie localement par la formation d'une couche d'oxyde (26) et d'une couche de verre refondue (30) la recouvrant, qui subit un décapage pour aplanir la surface. En utilisant un masque à isolation par silicium polycristallin, on enlève une partie de la couche de verre (30) et de l'oxyde sous-jacent (26), de l'aire d'atterrissage (22) et des couches d'oxyde (20) seulement dans la zone du contact enterré (44). Ensuite, un élément d'interconnexion combiné horizontal et vertical (48a), à surface supérieure plane, est formé pour relier électriquement le contact enterré (44) à la grille (14a).
Designated States: GB, JP, SG.
Publication Language: English (EN)
Filing Language: English (EN)