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1. (WO1997004459) BUILT IN SELF TEST (BIST) FOR MULTIPLE RAMS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1997/004459    International Application No.:    PCT/US1996/004616
Publication Date: 06.02.1997 International Filing Date: 03.04.1996
IPC:
G01R 31/3181 (2006.01), G11C 29/10 (2006.01), G11C 29/20 (2006.01)
Applicants: NATIONAL SEMICONDUCTOR CORPORATION [US/US]; 1090 Kifer Road, M/S D3-579, Sunnyvale, CA 94086-3737 (US)
Inventors: QURESHI, Fazal, Ur., R.; (US)
Agent: CONSER, Eugene; National Semiconductor Corporation, 1090 Kifer Road, M/S D3-579, Sunnyvale, CA 94086-3737 (US)
Priority Data:
08/502,574 14.07.1995 US
Title (EN) BUILT IN SELF TEST (BIST) FOR MULTIPLE RAMS
(FR) AUTOTEST INTEGRE POUR PLUSIEURS MEMOIRES VIVES
Abstract: front page image
(EN)Multiple embedded RAMs are tested, one at a time, for stuck at faults, including multibit faults. Parity for the RAMs is also tested and tests are performed for marginal read/write problems by changing clock frequency. A lockup mechanism yields the failing address. To accomplish the test, the RAM write address is written as data and then read back. Since the address is written as data, the expected result in a read operation is known. Thus, failures are predicted by comparing the reference address in a read cycle with the data read from the RAM. This operation is then repeated by writing the inverse write address as data. Through the two sets of write/read/compare operations, every RAM bit is toggled. After performing the two operations for one RAM, the procedure is repeated for each RAM until all have been tested. In a second embodiment, multiple embedded RAMs are tested simultaneously with the same address and data lines going to all RAMs. As with the first embodiment, testing is for stuck at faults, including multibit faults; parity for the RAMs is also tested as re-marginal read/write problems. The data patterns include the write address as data, inverse write address as data, or random data. In the second embodiment, the same data is simultaneously written into multiple RAMs, followed by a read/compare cycle. The comparison determines whether there is an error. As in the first embodiment, a look-up mechanism yields the failing address. Since, in this second embodiment, it does not matter what data is written to the RAMs, this embodiment provides the additional capability of utilizing random data to test for additional fault conditions.
(FR)On teste plusieurs mémoires vives intégrées, une par une, à la recherche d'anomalies entraînant un blocage, anomalies portant notamment sur plusieurs bits. La parité de ces mémoires est également vérifiée et l'on réalise des tests pour rechercher des problèmes marginaux de lecture-écriture en modifiant la fréquence du signal d'horloge. Un mécanisme de blocage donne l'adresse où se produit l'anomalie. Lors de ces tests, l'adresse d'écriture en mémoire vive est écrite sous forme de données, puis elle est relue. Cette adresse étant écrite sous forme de données, le résultat attendu d'une opération de lecture est connu. On détermine ainsi les anomalies en comparant l'adresse de référence d'un cycle de lecture aux données lues à partir de la mémoire vive. On répète ensuite l'opération en écrivant l'adresse d'écriture inverse sous forme de données. Chaque bit de la mémoire vive est sélectionné par l'intermédiaire des deux ensembles d'opérations écriture-lecture-comparaison. Après avoir effectué les deux opérations pour une mémoire vive, on répète la procédure pour chacune des mémoires vives jusqu'à ce qu'elles aient été toutes testées. Dans un autre mode de réalisation, on teste simultanément plusieurs mémoires vives intégrées avec la même adresse, les lignes de données étant adressées à toutes les mémoires vives. Comme dans le premier mode de réalisation, on recherche des anomalies entraînant un blocage, anomalies portant notamment sur plusieurs bits. On vérifie également si la parité de ces mémoires pose des problèmes marginaux de lecture-écriture. On inclut, dans la configuration des données, l'adresse d'écriture sous forme de données, l'adresse d'écriture inverse sous forme de données ou des données aléatoires. Dans le deuxième mode de réalisation, les mêmes données sont introduites simultanément dans plusieurs mémoires vives, après quoi on lance un cycle de lecture-comparaison. La comparaison permet de déterminer s'il y a une erreur. Comme dans le premier mode de réalisation, un mécanisme de consultation permet d'obtenir l'adresse où une anomalie s'est produite. Etant donné que dans le deuxième mode de réalisation, le type de données introduites en mémoire vive n'a pas d'importance, ce mode de réalisation permet en outre d'utiliser des données aléatoires pour vérifier la présence d'autres anomalies.
Designated States: DE, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)