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1. (WO1996008871) CONTROLLED SLEW RATE OUTPUT BUFFER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/008871    International Application No.:    PCT/US1995/011718
Publication Date: 21.03.1996 International Filing Date: 14.09.1995
Chapter 2 Demand Filed:    27.03.1996    
IPC:
H03K 19/003 (2006.01), H03K 19/013 (2006.01), H03K 19/0175 (2006.01)
Applicants: MICROUNITY SYSTEMS ENGINEERING, INC. [US/US]; 255 Caspian Drive, Sunnyvale, CA 94089 (US) (For All Designated States Except US).
CAMPBELL, John, G. [US/US]; (US) (For US Only).
WONG, Ban, Pak [MY/US]; (US) (For US Only)
Inventors: CAMPBELL, John, G.; (US).
WONG, Ban, Pak; (US)
Agent: PETERSON, James, W.; Burns, Doane, Swecker & Mathis, P.O. Box 1404, Alexandria, VA 22313-1404 (US)
Priority Data:
08/305,650 14.09.1994 US
Title (EN) CONTROLLED SLEW RATE OUTPUT BUFFER
(FR) TAMPON DE SORTIE A REGULATION DE LA VITESSE DE BALAYAGE
Abstract: front page image
(EN)An output buffer that controls the slew rate of its output signal is disclosed. The buffer includes a pull-up and a pull-down bipolar transistor (Q1, Q2) coupled at a common output node in series between VDD and VSS. The buffer also includes a first set of parallel MOS devices (N5-N8) coupled between the common output node and the base of the pull-down bipolar transistor (Q2). A second set of parallel MOS devices (P1-P4) are coupled between the base of the pull-up output stage bipolar transistor (Q1) and VDD. The gates of each set of MOS devices are coupled to a digital select signal. The amount of current driving the base of each of the pull-up and pull-down transistors (when they are enabled) is determined by the number of MOS devices enabled by the digital select signal. Thus, the buffer of the present invention is able to adjust the slew rate of its output signal to accommodate different loads coupled to the common output node.
(FR)L'invention concerne un tampon de sortie régulant la vitesse de balayage de son signal de sortie. Ce tampon comprend un transistor bipolaire d'excursion haute et un transistor bipolaire d'excursion basse (Q1, Q2) couplés au niveau d'un noeud de sortie commun en série entre VDD et VSS. Le tampon comprend également un premier ensemble de dispositifs MOS parallèles (N5-N8) couplés entre le noeud de sortie commun et la base du transistor bipolaire d'excursion basse (Q2). Un deuxième ensemble de dispositifs MOS parallèles (P1-P4) est couplé entre la base du transistor bipolaire d'étage de sortie et d'excursion haute (Q1) et VDD. Les grilles de chaque ensemble de dispositifs MOS sont couplées à un signal de sélection numérique. La tension du courant d'attaque de la base de chacun des transistors d'excursion haute et d'excursion basse (quand ils sont en service) est déterminée par le nombre de dispositifs MOS mis en service par le signal de sélection numérique. De ce fait, le tampon peut régler la vitesse de balayage de son signal de sortie, afin d'absorber différentes charges couplées au noeud de sortie commun.
Designated States: AM, AT, AU, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TT, UA, UG, US, UZ, VN.
African Regional Intellectual Property Organization (KE, MW, SD, SZ, UG)
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)