WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1996008840) A FLASH EPROM TRANSISTOR ARRAY AND METHOD FOR MANUFACTURING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/008840    International Application No.:    PCT/US1994/010276
Publication Date: 21.03.1996 International Filing Date: 13.09.1994
IPC:
G11C 16/10 (2006.01), G11C 29/00 (2006.01), H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Applicants: MACRONIX INTERNATIONAL CO., LTD. [--/CN]; No. 4, Creation Road 4th, Science-Based Industrial Park, Hsinchu (TW) (For All Designated States Except US).
NKK CORPORATION [JP/JP]; 1-2, Marunouchi 1-chome, Chiyoda-ku, Tokyo (JP) (JP only).
SHONE, Fuchia [--/CN]; (TW) (For US Only).
YIU, Tom, Dang-Hsing [US/US]; (US) (For US Only).
LIN, Tien, Ler [US/US]; (US) (For US Only)
Inventors: SHONE, Fuchia; (TW).
YIU, Tom, Dang-Hsing; (US).
LIN, Tien, Ler; (US)
Agent: HAYNES, Mark, A.; Haynes & Davis, Suite 310, 2180 Sand Hill Road, Menlo Park, CA 94025-6935 (US)
Priority Data:
Title (EN) A FLASH EPROM TRANSISTOR ARRAY AND METHOD FOR MANUFACTURING THE SAME
(FR) RESEAU DE TRANSISTORS DE MEMOIRE FLASH EPROM ET SON PROCEDE DE PRODUCTION
Abstract: front page image
(EN)Contactless flash EPROM cell/array designs, and methods for fabricating the same result in dense, segmentable flash EPROM chips. An extended floating gate structure allows for higher capacitive coupling ratios in flash EPROMs with very small design rules. The floating gates are extended in a drain-source-drain architecture so that each pair of cells has a floating gate which is extended in opposite directions from one another, allowing use of cell space normally consumed by isolation regions to extend the floating gates without increasing cell layout. Also, an easily scalable design is based on establishing conductive spacers (240-241) on the sides of floating gate deposition layers (204, 242). A floating gate deposition (204, 242) is first laid down and used for establishing self-aligned source and drain regions (213-215). After forming the source and drain (213-215), conductive spacers (240-241) are deposited in a symmetrical fashion on the sides of the first floating gate structure (204, 242).
(FR)Des conceptions de cellules/réseaux pour mémoires flash EPROM sans contact, et leurs procédés de production, permettent d'obtenir des puces de mémoire flash EPROM segmentables denses. Une structure de grille flottante étendue permet des rapports de couplage capacitifs supérieurs dans des mémoires flash EPROM avec des graduations de conception très petites. Les grilles flottantes sont étendues dans une architecture drain-source-drain de sorte que chaque paire de cellules présente une grille flottante étendue dans des directions opposées l'une par rapport à l'autre, ce qui permet l'utilisation d'un espace de cellules normalement utilisé par des régions d'isolation afin d'étendre les grilles flottantes sans augmenter l'implantation des cellules. De même, une conception dont on peut établir une échelle facilement est basée sur l'établissement d'éléments d'espacement conducteurs (240-241) sur les faces de couches de dépôt (204-242) de grilles flottantes. Un dépôt (204, 242) de grilles flottantes est premièrement posé puis utilisé pour établir des régions de source et de drain auto-alignées (213-215). Après formation de la source et du drain (213-215), on procède au dépôt d'éléments d'espacements conducteurs (240-241) d'une manière symétrique sur les faces de la première structure de grille flottante (204, 242).
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)