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1. (WO1996007182) SEMICONDUCTOR MEMORY DEVICE
Note: Text based on automatic Optical Character Recognition processes. Please use the PDF version for legal matters

求の範囲

1 . 一定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノードと第 2のノ一ドとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノ一ドに接続されたヮード線と、

前記第 1のノードにその出力部が接続され、複数の入力部を有する第 1の論理回路であって、

前記複数の入力部に入力される信号の少なくとも 1つが第 1の電位レ ベルである時、前記第 2のノードに第 2の電位を供給する第 1の論理回 路と、

2つの入力部を有し、そのうちのいずれか一方の出力部が前記第 1の 論理回路の入力部に接続され、チップィネーブル信号に応答して 2つの 出力部から出力信号を出力する第 2の論理回路であって、

チッブイネーブル信号が第 1 の電位レベルの時に、 2つの出力部から 第 1の電位レベルの信号を出力し、

千ッブイネーブル信号が第 2の電位レベルの時に、 2つの出力部から 互いに相補的な電位レベルの信号を出力させる第 2の論理回路と、 を有することを特徴とする半導体装置の記憶回路。

2 . 一定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノ一ドと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノ一ドに接続されたヮード線と、

前記第 1のノードに接続され、複数のァドレス信号またはその反転信 号とチッブイネーブル信号の反転信号が入力される複数の入力部を有す る論理回路であって、

前記チッブイネーブル信号の反転信号が第 2の電位レベルの時に、前 記複数のァドレス信号またはその反転信号の電位レベルにかかわらず前 記第 2のノードに第 2の電位を供給し、

前記チッブイネーブル信号の反転信号が第 1の電位レベルの時に、前 記複数のアドレス信号またはその反転信号のそれぞれの電位レベルに対 応した電位レベルを前記第 2のノードに供給する論理回路と

を有することを特徴とする半導体装置の記憶回路。

3 . —定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノードに接続されたワード線と、

前記第 1のノードに接続され、複数のアドレス信号またはその反転信 号とチップィネーブル信号が入力される複数の入力部を有する論理回路 であって、

前記チッブイネーブル信号が第 1の電位レベルの時に、前記複数のァ ドレス信号またはその反転信号の電位レベルにかかわらず前記第 2の ノードに第 2の電位を供給し、

前記チッブイネーブル信号が第 2の電位レベルの時に、前記複数のァ ドレス信号またはその反転信号のそれぞれの電位レベルに対応した電位 レベルを前記第 2のノードに供給する論理回路と

を有することを特徴とする半導体装置の記憶回路。

4 . 一定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノードに接続されたワード線と、

前記第 1のノードにその出力部が接続され、複数のァドレス信号また はその反転信号に応答した応答信号とチッブイネーブル信号の反転信号 が入力される複数の入力部を有する論理回路であって、

前記チッブイネーブル信号の反転信号が第 2の電位レベルの時に、前 記応答信号の電位レベルにかかわらず前記第 2のノードに第 2の電位を 供給し、

前記チップィネーブル信号の反転信号が第 1の電位レベルの時に、前 記応答信号の電位レベルに対応した電位レベルを前記第 2のノ一ドに供 給する論理回路と

を有することを特徴とする半導体装置の記憶回路。

5 . —定電位ノードと第 1のノ一ドとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノードと第 2のノードとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノードに接続されたヮード線と、

前記第 1のノ一ドに接続され、複数のァドレス信号またはその反転信 号に応答した応答信号とチッブイネーブル信号が入力される複数の入力 部を有する論理回路であって、

前記チッブイネーブル信号が第 1の電位レベルの時に、前記応答信号 の電位レベルにかかわらず前記第 2のノードに第 2の電位を供給し、 前記チッブイネーブル信号が第 2の電位レベルの時に、前記応答信号 に対応した電位レベルを前記第 2のノードに供給する論理回路と

を有することを特徴とする半導体装置の記憶回路。

6 . —定電位ノードと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1 のノードと第 2のノ一ドとの間に接続された前記第 1 の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノードに接続されたヮード線と、

前記一定電位ノードと前記第 1のノ一ドとの間に接続され、そのゲー ト電極にチップィネーブル信号が入力される第 1導電型の第 3のトラン ジス夕と、

前記一定電位ノ一ドと前記第 2のノードとの間に接続され、そのゲー ト電極にチッブイネーブル信号が入力される第 1導電型の第 4のトラン ジス夕と、

を有することを特徴とする半導体装置の記憶回路。

7 . 一定電位ノ一ドと第 1のノードとの間に接続された第 1導電型の 第 1のトランジスタと、

前記第 1のノードと第 2のノ一ドとの間に接続された前記第 1の導電 型と逆の第 2導電型の第 2のトランジスタと、

前記第 2のノードに接続されたワード線と、

接地電位ノードと前記第 1のノードとの間に接続され、そのゲート電 極にチッブイネーブル信号の反転信号が入力される第 1導電型の第 3の トランジスタと、

接地電位ノードと前記第 2のノードとの間に接続され、そのゲート電 極にチップイネ一ブル信号が入力される第 1導電型の第 4のトランジス 夕と、

を有することを特徴とする半導体装置の記憶回路。