Processing

Please wait...

Settings

Settings

1. WO1996006397 - SWITCHED SYNCHRONOUS BUS ARCHITECTURE

Publication Number WO/1996/006397
Publication Date 29.02.1996
International Application No. PCT/US1995/010507
International Filing Date 18.08.1995
Chapter 2 Demand Filed 21.02.1996
IPC
G06F 13/40 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
H04N 7/15 2006.01
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
NPICTORIAL COMMUNICATION, e.g. TELEVISION
7Television systems
14Systems for two-way working
15Conference systems
CPC
G06F 13/4022
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
13Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38Information transfer, e.g. on bus
40Bus structure
4004Coupling between buses
4022using switching circuits, e.g. switching matrix, connection or expansion network
H04N 7/152
HELECTRICITY
04ELECTRIC COMMUNICATION TECHNIQUE
NPICTORIAL COMMUNICATION, e.g. TELEVISION
7Television systems
14Systems for two-way working
15Conference systems
152Multipoint control units therefor
Applicants
  • XLNT DESIGNS, INC. [US/US]; 15050 Avenue of Science San Diego, CA 92128, US
Inventors
  • OSMAN, Fazil; US
  • BRACKEN, Christopher, H.; US
  • HARRIS, Michael, F.; US
  • PERLOFF, Ronald, S.; US
Agents
  • LAND, John, F.; Fish & Richardson P.C. Suite 1400 4225 Executive Square La Jolla, CA 92037, US
Priority Data
08/293,01519.08.1994US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) SWITCHED SYNCHRONOUS BUS ARCHITECTURE
(FR) ARCHITECTURE DE BUS SYNCHRONE COMMUTE
Abstract
(EN)
A high performance bus (340) and bus interface device (310) interconnects up to hundreds of devices. The bus is synchronous and is divided into a plurality of primary local buses (1040) and at least one global bus (1045). The invention uses a clocked transceiver approach in which a full clock cycle is provided for driver turn-off and turn-on. The bus is driven to a known state at the end of each burst of data transmitted by a device, and prior to the bus being relinquished to another device. Buffers (440, 470) are provided in each device coupled to the primary local bus which can be accessed by other devices and are managed in accordance with a simple and easy to implement hardware design. A dedicated lookup bus (341) allows address lookup logic (420) to be accessed without the need to arbitrate for the data bus.
(FR)
Un bus à haute performance (340) et une interface (310) de bus connectent jusqu'à plusieurs centaines de dispositifs. Le bus est du type synchrone et il est divisé en une pluralité de bus locaux primaires (1040) et au moins un bus global (1045). On utilise un émetteur-récepteur pourvu d'une horloge, où un cycle complet d'horloge permet une mise en service et une mise hors service d'un circuit d'attaque. Le bus est placé dans un état connu à la fin de chaque salve de données transmises par un dispositif, avant que le bus ne soit attribué à un autre dispositif. On a prévu des mémoires intermédiaires (440, 470) dans chaque dispositif couplé au bus local primaire, auxquelles on peut accéder par d'autres dispositifs et qui sont gérées par un équipement conçu pour être simple et facile à mettre en oeuvre. Un bus spécialisé de consultation (341) permet d'accéder à une logique de consultation (420) des adresses, sans qu'il y ait besoin d'un arbitrage au niveau du bus des données.
Also published as
Latest bibliographic data on file with the International Bureau