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1. (WO1996005658) CIRCUIT ARRANGEMENT FOR CONVERTING A SERIAL DATA SIGNAL INTO A PARALLEL DATA SIGNAL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/005658    International Application No.:    PCT/IB1995/000616
Publication Date: 22.02.1996 International Filing Date: 07.08.1995
IPC:
H03M 9/00 (2006.01)
Applicants: PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL).
PHILIPS NORDEN AB [SE/SE]; Kottbygatan 5, Kista, S-164 85 Stockholm (SE) (SE only).
PHILIPS PATENTVERWALTUNG GMBH [DE/DE]; Wendenstrasse 35c, D-20097 Hamburg (DE) (DE only)
Inventors: ZIRNGIBL, Wolfram; (DE)
Agent: PODDIG, Dieter; Internationaal Octrooibureau B.V., P.O. Box 220, NL-5600 AE Eindhoven (NL)
Priority Data:
P 44 28 545.0 12.08.1994 DE
Title (EN) CIRCUIT ARRANGEMENT FOR CONVERTING A SERIAL DATA SIGNAL INTO A PARALLEL DATA SIGNAL
(FR) CIRCUIT POUR CONVERTIR UN SIGNAL DE DONNEES EN SERIE EN UN SIGNAL DE DONNEES PARALLELES
Abstract: front page image
(EN)A serial/parallel converter is proposed which comprises a shift register arrangement (12', 12'' to 12?n¿) and an output register arrangement (13', 13'' to 13?n¿), each of which comprises n storage devices (12', 12'' to 12?n¿; 13', 13'' to 13?n¿). Each of the storage devices (13', 13'' to 13?n¿) of at least the output register arrangement comprises two data inputs (DP, DS), a selection input (S) for selecting a data input, a clock input (CLK) as well as a data output (Q). The individual clock inputs (CLK) of the storage devices (13', 13'' to 13?n¿) receive a serial data signal and the selection inputs (S) receive a frequency-divided clock signal. Second data inputs (DS) of the storage devices (13', 13'' to 13?n¿) are connected to the data outputs (Q) of the shift register arrangement (12', 12'' to 12?n¿), the first data input (DP) of said storage devices being connected to the own data output (Q). The data signal can be derived in parallel from the data outputs (Q) of the storage devices (13', 13'' to 13?n¿).
(FR)On propose un convertisseur de série en parallèle qui comprend un registre à décalage (12', 12' à 12?n¿) et un registre de sortie (13', 13' à 13?n¿), dont chacun comprend n mémoires (12', 12' à 12?n¿; 13', 13' à 13?n¿). Chacune des mémoires (13', 13' à 13?n¿) d'au moins un registre de sortie comprend deux entrées de données (DP, DS), une entrée de sélection (S) pour sélectionner l'entrée des données, une entrée d'horloge (CLK), ainsi qu'une sortie de données (Q). Les entrées individuelle d'horloge (CLK) des mémoires (13', 13' à 13?n¿) reçoivent un signal de données en série et les entrées de sélection (S) reçoivent un signal d'horloge divisé en fréquence. Les secondes entrées de données (DS) des mémoires (13', 13' à 13?n¿) sont reliées aux sorties de données (Q) du registre à décalage (12', 12' à 12?n¿), la première entrée des données (DP) desdites mémoires étant connectée à leur propre sortie de données (Q). Le signal de données peut être obtenu en parallèle à partir des sorties de données (Q) des mémoires (13', 13' à 13?n¿).
Designated States: JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)