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1. WO1996004714 - LEVEL CONVERTING CIRCUIT

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明 細 書

レベル変換回路

技術分野

本発明は、微小振幅信号のレベル変換技術に係り、例えば S R AM (スタティック · ランダム ·アクセス · メモリ)に適用して有効な技術 に関する。

背景技術

半導体記憶装置の一例としての S R AMは、複数個のスタティック型 メモリセルをマトリクス配置して成るメモリセルアレイを含む。スタティッ ク型メモリセルの選択端子はロウ方向毎にヮード線に結合され、メモリ セルのデータ入出力端子はカラム方向毎に相補データ線に結合される。 それぞれの相補データ線は、相補-データ線に 1対 1で結合された複数個 のスィツチを含むカラムスィツチ回路介して相補コモンデータ線に共通 接続されている。外部より入力されるアドレス信号は、ロウデコーダ、 及びカラムデコーダに伝達される。ロウデコーダのデコード出力に基づ いてヮード線が選択レベルに粗動され、カラムデコーダのデコード出力 に基づいてカラム選択スィッチがオンされるとにより、特定のメモリ セルへのデータの書込み、又はメモリセルデータの読出しが可能とされ る。外部から与えられる制御信号として、チップセレクト信号 C S * (記号 *はそれが付された信号が、ローァクティブ信号であること又は 記号 *が付されていない信号に対して反転された信号であることを意味 する)や、ライトイネーブル信号 W E *がある。チップセレクト信号 C S *がローレベルにアサ一トされることによってチップ選択が行われ、

また、そのように選択された状態で、ライトイネーブル信号 WE*が口 一レベルにアサ一卜された場合にメモリセルへのデータ書込みが可能と される。

尚、 S RAMについて記載された文献の例としては、特公昭 5 7— 2 1 795号公報がある。

前記 S RAM、特に外部から供給されるクロック信号に同期して、ァ ドレス信号や、メモリセルへの書込みデータ、さらには各種制御信号を 取込むようにしたシンク口ナス S RAMにおいては、ク口ック信号の波 形エッジからデータ出力タイミングまでのタイミング規定が存在し、そ のために、前記クロック信号やアドレス信号等を取込むためのバッファ の動作の髙速化が極めて重要とされる。バッファの髙速化のためには、 バイポーラトランジスタを適用し、しかも電源電圧を 3. 3 Vなどのよ うに低くすることによって、低振幅信号を取扱うのが望ましい。

従来から、低振幅インタフヱース回路としては、 ECL (Em i t t e r C o u p l e d L o g i c) インタフェース方式や、 G T L (G u n n i n g T r a n s c e i v e r L o g i c) 方式かめる。 髙電位側電源 V c c = 3. 3 Vのとき、 E C Lインタフェースレベル は、第 9図に示されるように、基準電位 V r e f = (V c c - 0. 9 V) を論理しきい値として、ハイレベルが V r e f + 0. 4 V、ローレベル が V r e f — 0. 4 Vとされる。このため、バイポーラトランジスタに よって前記 E C Lインタフヱースレベルの信号を直接取扱うことができ る。

しかしながら、 GT Lインタフェースレベルは、第 9図に示されるよ うに、基準電位 V r e f = V s s + 0. 8 Vを論理しきい値として、ハ ィレベルが V r e f +0. 2 V、ローレベルが V r e f — 0. 2 Vとさ れる。つまり、 E C Lインタフヱースレベルの論理しきい値が高電位側 電源 V c cに近く、その振幅が 0. 8 Vあるのに対して、 GTLインタ フェースレベルの論理しきい値は、低電位側電源 V s sに近く、その振 幅が 0. 4 Vとされる。バイポーラトランジスタのベース 'ェミッタ間 の最小電位は、 0. 7〜0. 8 Vとされ、動作マージン等を考慮すると、 少なくとも入力信号電位は 1. 2 V以上必要とされるから、 GTLイン タフヱースレベルの信号では、バイポーラトランジスタを直接駆動する ことができない。

本発明の目的は、 GT Lインタフェースレベルの信号を髙速にレベル 変換するためのレベル変換回路を提供することにある。

また、本発明の別の目的は、そのようなレベル変換回路を備えた入力 バッファを提供することにある。

さらに、本発明の別の目的は、前記入力バッファを備えた半導体集積 回路を提供することにある。

発明の開示

本発明では、 GT Lインタフェースレベルの信号を取り込む pチャン ネル型電界効果トランジスタ( 1 1) のソース電極とバイポーラトラン ジスタ ( 1 4) のコレクタ電極とを結合してレベル変換出力ノードを形 成し、前記 pチャンネル型電界効果トランジスタ( 1 1) のドレイン電 極と前記バイポーラトランジスタ( 1 4) のベース電極を結合すること によりレベル変換回路を形成する。このレベル変換回路においては、 p チャンネル型電界効果トランジスタ(1 1 ) によって、 GTLインタフエ ースレベルの入力信号が、 n p n型バイポーラトランジスタ( 1 4) に よって取込み可能なレベルに変換され、そのように変換された信号が前 記バイポーラトランジスタ( 1 4) によって、さらに髙ぃレベルに変換 される。したがって、 pチャンネル型電界効果トランジスタ( 1 1) と n p n型バイポーラトランジスタ( 1 4) とが組合わされることによつ て、 GT Lインタフェースレベル信号の髙速レベル変換を行うことがで きるレベル変換回路を提供することができる。

このとき、前記レベル変換回路の勖作を更に髙速化するため、 GT L インタフェースレベルの信号をゲートに受け、前記バイポーラトランジ スタ ( 1 4) のベース電極にドレイン電極が結合された nチャンネル型 電界効果トランジスタ( 1 6) を設け、前記ベース電極の電荷引抜きを 高速化することができる。

また、前記 pチャンネル型電界効果トランジスタ( 1 1 ) に対して n チャンネル型電界効果トランジスタ( 1 7) を並列接続すると共に、前 記 Pチャンネル型電界効果トランジスタ( 1 1) と前記 nチャンネル型 電界効果トランジスタ( 1 7) のゲート電極を相互に接続することによつ て、入力レベルが不所望に髙ぃ電位になった場合においても、出力振幅 を所定レベルに制限することができる。

そして、前記バイポーラトランジスタ( 1 4) のコレクタ電極と前記 Pチャンネル型電界効果トランジスタ( 1 1) のソース電極との結合点 と、高電位側電源(V c c) との間に定電流源( 1 3) を設けることに より、そこに流れる電流を制限することができ、レベル変換回路におけ る消费電流を低滅することができる。

さらに、前記バイポーラトランジスタ( 1 4) のェミッタ電極と低電 位側電源 (V s s) との間に定電流源( 1 5) を設けることにより、グ ランドノイズの影響を低滅することができる。

前記レベル変換回路を適用した入力バッファは、 GT Lインタフヱ一 スレベルの信号を取込むための第 1変換回路( 1 0) と、この GTLィ ンタフェースレベル信号の論理値判別のための基準電圧(V r e f ) を 取込むための第 2変換回路(20) とを舍み、前記第 1変換回路( 1 0) 及び第 2変換回路(2 0) には前記レベル変換回路が適用される。前記 第 2変換回路(2 0) に適用されたレベル変換回路における pチャンネ ル型電界効果トランジスタ(2 1 ) には前記基準電圧(V r e f ) が供 給される。これにより、 GT Lインタフェースレベル信号の論理値を髙 速に判定して内部に取り込むことができる。論理値判定のための回路と しては、前記第 1変換回路の出力信号と前記第 2変換回路の出力信号と のレベル差を増幅するための差動アンプ回路(5 2) を採用することが できる。

前記入力バッファを適用した半導体集積回路は、 GT Lインタフエ一 スレベルの信号を外部から取り込むための入力バッファ(5 0 1— 0〜 5 0 1— n、 5 0 2, 5 03, 5 1 1 ) を有し、前記入力バッファにて 取り込まれた信号を処理する論理回路を備えて構成される。これにより、 外部から GT Lインタフェースレベル信号を受け、それに基づく論理回 路での処理が確定するまでの時間を短縮することができる。

図面の簡単な説明

第 1図は本発明の一実施例に係るレベル変換回路を備えたレベル変換 器の一例回路図である。

第 2図は前記レベル変換回路における主要部の動作説明のための回路 図である。 ―

第 3図は本発明の一実施例に係る S RAMに舍まれるァドレスレシ一 バ内の差動アンプ回路及びェミッタホロワ回路の一例回路図である。 第 4図は前記 S RAMを舍むコンピュータシステムの一例ブロック図 である。

第 5図は前記 S RAMの全体的な一例プロック図である。

第 6図は前記 S RAMに舍まれるァドレスレシーバの一例ブロック図

である。

第 7図は前記ァドレスレシーバ内のカレントミラー回路の一例回路図 である。

第 8図は前記ァドレスレシーバに供給される基準電圧を生成する回路 の一例回路図である。

第 9図は E C Lインタフェースレベルと G T Lインタフェースレベル との比較説明図である。

第 1 0図は第 2図に示される回路のシミユレーシヨン特性図である。 第 1 1図は前記レベル変換回路の他の実施例回路図である。

第 1 2図は前記レベル変換回路の更に別の実施例回路図である。

発明を実施するための最良の形態

本発明をより詳細に説明するために、添付の図面に従ってこれを説明 する。

第 4図には、本発明の一実施例であるシンクロナス S R A Mを舍むコ ンピュータシステムが示される。

第 4図に示されるコンピュータシステムは、複数のシンクロナス S R AM 4 0 0をアレイ状に配列して成る S R AMアレイ(半導体アレイ部) 4 0 1 と、この S R AMァレイ 4 0 1をアクセスすることによって、所 定のデータ処理を行うための C P U (中央処理装置) 4 0 3と、この C P U 4 0 3と前記 S R AMァレイ 4 0 1 とをィンタフェースするための ィンタフェース回路 4 0 4などを舍む。シンクロナス S R A Mアレイ 4 0 1は、髙速リード · ライ卜が可能とされ、このコンピュータシステム のメインメモリやキヤッシュメモリなどとして利用される。

インタフェース回路 4 0 4は、 C P U 4 0 3からのアドレス信号 A 0 〜A Kを取込むためのァドレスバッファ 4 0 5や、入力ァドレスをデコ 一ドすることによってチップセレクト信号 C S 1 *〜C S m*を生成す るためのデコーダ(DCR) 40 6、及び S RAMアレイ 4 0 1の制御 信号を生成するためのコントローラ(CONT) 40 7を舍む。 CPU 4 0 3から出力されるァドレス信号 A 0〜AKのうち、 A O〜 Anは、 S RAMアレイ 4 0 1の個々の S RAM 4 00のァドレス信号として S RAMアレイ 4 0 1に供給されるが、ァドレス信号 A π + 1〜AKにつ いてはデコーダ 4 0 6に入力されるようになっており、このァドレス信 号 A n + 1〜AKがデコードされることによって、所望の S RAM 4 0 0を選択するためのチップセレクト信号 C S 1 *〜C S m *が生成され る。また、前記コントローラ 40 7には C PU4 0 3からのライトイネ 一ブル信号 WE *やメモリ選択信号 MSが入力され、このコントローラ 4 0 7から前記 51¾八1 ァレィ 40 1に対してライトイネーブル信号 W E *が供給されるようになっている。このライトイネーブル信号 WE * は、 S RAMアレイ 40 1において、全ての S R AM4 00に共通に入 力される。また、 S RAMアレイ 40 1に含まれる全ての S RAM 4 0 0のデータ入力端子、及びデータ出力端子は、それぞれデータ入出力バッ ファ (DBD) 4 1 0に結合されている。このデータ入出力バッファ 4 1 0は、データバス 4 1 1を介して C P U 40 3に結合されている。

CPU40 3によってライトイネーブル信号 WE *がローレベルにァ サー卜されることによって、 S RAMアレイ 4 0 1に対して書込み指示 が与えられた場合、デコーダ 406からのチップセレクト信号 C S 1 * 〜C S m *に応じて選択された S RAM 4 0 0がデータ書込み状態とさ れる。このとき、 C P U 4 0 3からデータバス 4 1 1を介して伝達され たデータ D 1〜DBが、データ入出力バッファ 4 10によって取込まれ、 書込みデータ D i 1〜D i Bとして S RAM 4 0 0のデータ入力端子に 供給される。また、 C P U 4 0 3によってライトイネーブル信号 WE * がハイレベルにネゲートされた状態では、 S RAM 4 0 1からのデータ 読出し状態とされ、前記の場合と同様に、チップセレクト信号 C S 1 * 〜C S m *に応じて選択された S RAM 4 0 0から読出されたデータ D o 1〜D 0 Bがデータ入出力バッファ 4 1 0を介してデータバス 4 1 1 に出力される。

S RAM 4 0 0の勖作用電源は、特に制限されないが、インタフエ一 ス回路 4 04から供給される。低電位側電源 V s sを 0 V (零ボルト) とするとき、高電位側電源 Vc cは 3. 3 Vとされる。そしてこのとき、 S RAM4 00と CPU4 0 3又はィンタフェース回路 404との間で やり取りされる制御信号やデータなどの各種信号は、 GTLインタフエ ースレベルとされる。尚、 S RAMに対する勐作電源の供給経路は第 4 図において 1個の S RAMに対してもに代表的に図示されている。

第 5図には一つの S RAM 400の全体的な構成例が代表的に示され る。

第 5図に示される S RAMは、特に制限されないが、公知の半導体集 積回路製造技術により、単結晶シリコンなどの一つの半導体基板に形成 されている。

第 5図において 5 0 6は、複数個のスタティック型メモリセルをマト リクス配置して成るメモリセルアレイであり、メモリセルの選択端子は ロウ方向毎にワード線に結合され、メモリセルのデータ入出力端子は力 ラム方向毎に相補データ線(相補ビット線とも称される)に結合される。 それぞれの相補データ線は、相補データ線に 1対 1で結合された複数個 のスィツチを舍むカラムスィツチ回路 5 0 9を介して相補コモンデータ 線に共通接続されている。

外部より入力されるアドレス信号 A 0〜A nのうち A 0〜Amは、そ れに対応して配置されたァドレスレシーバ 5 0 1— 0〜5 0 1— mを介 してロウデコーダ 5 0 4に伝達され、ァドレス信号 A m + 1〜A nは、 それに対応して配置されたァドレスレシーバ 5 0 1 — m + 1〜5 0 1 - nを介してカラムデコーダ 5 0 8に伝達される。ワードドライバ 5 0 5はロウデコーダ 5 0 4のデコード出力に基づいて、入力ァドレス信号 に対応するワード線を選択レベルに駆動する。このワードドライバ 5 0 5は、特に制限されないが、ワード線数に対応する複数の駆動回路を舍 んで成る。所定のワード線が駆動されると、このワード線に結合された メモリセルが選択される。またカラムデコーダ 5 0 8は、これに供給さ れるァドレス信号に対応するカラム選択スィツチをオン動作させて、ォ ン状態のカラムスィツチに接続する相補データ線を相補コモンデータ線 に導通させる。このとき相補コモンデータ線の電位は、データ入出力回 路 5 1 0に舍まれるセンスアンプで増幅され、さらに出力バッファを介 して外部に出力可能とされる。データ入出力回路 5 1 0に舍まれる入力 バッファに外部から書込みデータが与えられると、その書込みデータに 従って相補コモンデータ線が駆動され、それにより、アドレス信号によつ て選択された相補データ線を介して所定のメモリセルにそのデータに応 ずる情報が記憶される。

また、外部から与えられる制御信号としてのチップセレク卜信号 C S *、 ライトイネーブル信号 W E *、クロック信号 C L Kがそれぞれ C S レシーバ 5 0 2、 W Eレシーバ 5 0 3、クロクレシーバ 5 1 1を介し て前記制御部 5 0 7に取込まれ、この制御部 5 0 7により本実施例各部 の動作制御信号が生成されるようになっている。チップセレクト信号 C S *がローレベルにアサ一トされることによってその S R A Mは動作可 能状態とされ、また、そのように選択された状態で、ライトイネーブル 信号 W E *がハイレベルにされた場合にはメモリセルへのデータ書込み 状態とされ、ライトイネーブル信号 W E *がローレベルにされた場合に はメモリセルデータの読出し状態とされる。特に制限されないが、本実 施例の S RAMは、クロック同期型とされ、アドレス信号 A 0〜A n、 チップセレクト信号 C S *、ライトイネーブル信号 WE *、さらにはメ モリセルへ書込まれるライトデータ、メモリセルからのリ一ドデータな どが、前記クロックに同期して取込まれ、又は出力されるようになって レヽる。

前記アドレス信号 Am+ 1〜A nや、チップセレクト信号 C S *、ラ イトイネ一ブル信号 WE *、クロック信号 C LK、さらにはライトデー タなどは、 S RAMの外部では GT Lインタフェースレベルの信号とさ れる。そのため、ァドレスレシーバ 5 0 1— 0〜5 0 1— n、クロック レシーバ 5 02, 5 03, 5 1 1、データ入出力回路 5 1 0内のライト データレシーバなどは、 G T Lインタフェースレベルの入力信号のレべ ル変換機能を備えている。

次に、前記ァドレスレシーバ 5 0 1— 0〜5 0 1— n、クロックレシ ーバ 5 0 2, 5 0 3, 5 1 1、データ入出力回路 5 1 0内のライトデー タレシーバの詳細な構成について説明する。この各種レシーバは、 GT Lインタフェースレベルの外部信号を S RAM内部に取込むための入力 バッファ回路とされ、特に制限されないが、本実施例では、全て同一構 成とされる。そのため、以下の説明では、前記入力アドレス信号 AOに 対応するアドレスレシーバについて詳述する。

第 6図にはァドレス信号 A 0を取込むためのァドレスレシーバ 5 0 1 一 0の構成例が代表的に示される。

本実施例に係る S RAMの外部からクロック信号等を取込むための入 力初段として、レベル変換器 5 1が設けられる。このレベル変換器 5 1 には、特に制限されないが、入力アドレス信号 A Oや、この入力アドレ ス信号 AOの基準レベルとされる基準電圧 V r e f 、さらには定電流源 を駆動するための基準電圧 V I E P, V I ENが取込まれるようになつ ている。入力ァドレス信号 A 0は G T Lィンタフエースレベルとされ、 そのような微小振幅レベルの信号を CMO Sレベルに髙速に変換する機 能を有する。そのようなレベル変換器 5 1の後段には、微小振幅信号を 増幅するための差動アンプ回路 5 2が配置され、そこで差勦増幅されて から後段のェミッタホロワ回路 5 3、カレントミラー回路 5 4, 5 5、 出力ドライバ回路 5 6, 5 7を介して相補レベルのァドレス信号 a 0, a 0 *が出力されるようになっている。

第 1図には前記レベル変換器 5 1の構成例が示される。

このレベル変換器 5 1は、特に制限されないが、 GT Lインタフヱ一 スレベルの入力ァドレス信号 A 0を取込むための第 1変換回路 1 0、入 カァドレス信号 A 0の論理判別のための基準電圧 V r e f を取込むため の第 2変換回路 2 0、及び出力部 3 0とを舍む。前記第 1変換回路 1 0 及び第 2変換回路 2 0はそれぞれレベル変換回路を構成する。

前記第 1変換回路 10は、入力アドレス信号 AOを取込むための pチヤ ンネル型 MO S トランジスタ 1 1と、それに結合された n p n型バイポ ーラトランジスタ 1 4、及び定電流源を形成するための pチャンネル型 MO S トランジスタ 13、及び nチャンネル型 MOS トランジスタ 1 2, 1 5とを舍む。 pチャンネル型 MO S トランジスタ 1 1のソース電極と n p n型バイポーラトランジスタ 1 4のコレクタ電極とが、 pチャンネ ル型 MO S トランジスタ 1 3のドレイン電極に共通接続されている。こ の pチャンネル型 MO S トランジスタ 1 3のソース電極は、髙電位側電 源 V c cに結合され、また、そのゲート電極には基準電圧 V I E Pが入 力されるようになっており、定電流源として機能する。また、 Pチャン ネル型 MO S トランジスタ 1 1のドレイン電極は、 nチャンネル型 MO S トランジスタ 1 2を介して低電位側電源 V s sに結合され、さらに、 n p n型バイポーラトランジスタ 1 4のェミッタ電極は、 nチヤンネル 型 M O S トランジスタ 1 5を介して低電位側電源 V s sに結合されてい る。 nチャンネル型 M O S トランジスタ 1 2, 1 5のゲート電極には基 準電圧 V I E Nが入力されるようになつており、それぞれ定電流源とし て機能する。前記第 1変換回路 1 0における pチャンネル型 M O S トラ ンジスタ 1 3と、 n p n型バイポーラトランジスタ 1 4との結合箇所が、 この第 1変換回路 1 0のレベル変換出カノ一ドとされる。この出カノ一 ドは、後段の出力部 3 0に結合される。このように、 pチャンネル型 M O S トランジスタ 1 1のソース電極と前記 n p n型バイポーラトランジ スタ 1 4のコレクタ電權とが結合されてレベル変換出力ノードが形成さ れ、前記 pチャンネル型 M O S トランジスタ 1 1のドレイン電極と前記 n p n型バイポーラトランジスタ 1 4のベース電極とが結合されること により、 G T Lインタフヱースレベルの入力ァドレス A 0の入力に応じ てバイポーラトランジスタ 1 4を駆動することができるので、 G T Lィ ンタフヱースレベルの入力ァドレス信号 A 0を的確に取込むことができ る。

第 2図には前記第 1変換回路 1 0の基本動作を説明するための等価回 路が示される。同図においては、説明の便宜上、 nチャンネル型 M O S トランジスタ 1 5は省略され、. nチャンネル型 M O S トランジスタ 1 2、 及び pチャンネル型 M O S トランジスタ 1 3は、それぞれ等価的に抵抗 R 1, R 2として示されている。

Pチヤンネル型 M O S トランジスタ 1 1のゲート · ソース間電圧を V g s とし、ソース電流を i 1 とすると、このソース電流 i 1は、

i 1 = A ( V g s ) 2

とされる。ここで、 Aは定数である。また、 n p n型バイポーラ卜ラン ジスタ 1 4のコレクタ電流を i 2とすると、このコレクタ電流 i 2は、 i 2 = β i 2

とされる。ここで、はバイポーラトランジスタ 1 4の電流増幅率であ る。抵抗 R 2に流れる電流を i とすると、この電流 iは、

i = i 1 + i 2 = ( 1 + β ) i 1 =A ( I + β ) (V g s ) 2 とされる。ゆえに、

d i /d V g s = 2 A ( 1 + β ) (V g s )

となる。 3の値が大きいため、 V g sの変化に対して電流 iが大きく変 化する。つまり、 GT Lインタフェースレベルの入力アドレス信号 A 0 の変化によって pチャンネル型 MO S トランジスタ 1 1のドレイン電極 の電位 (ノード Nの電位)が変化された場合に、この電位変化が、後段 の n p n型バイポーラトランジスタ 1 4のベース ·エミッタ問電圧とし て的確に検出されることにより、 GT Lインタフェースレベルの入力ァ ドレス信号 A 0が髙速にレベル変換される。

第 1 0図には、第 2図に示される回路のシミュレーション結果が示さ れる。

髙電位側電源 V c cは 3. 3 V、低電位側電源 V s sは 0 Vである。

GT Lインタフェースレベルの入力ァドレス信号 A Oによる入力電圧 V i nの変化に対して、ノード Nのレベルは、振幅の中心が約 0. 9 V程 度、ハイレベルが約 1. 2 V、ローレベルが約 0. 7 Vにまで上昇され る。 GT Lインタフェースレベルでは、バイポーラトランジスタを駆動 することができないが、前記のように、 pチャンネル型 MO S トランジ スタ 1 1により、ノード Nのハイレベルが約 1. 2 Vにまで上昇される ので、 n p n型バイポーラトランジスタ 1 4を駆動することができる。 そして、ノード Nの電位は、バイポーラトランジスタによって、論理 しきい値を 2 Vとする電位変化に変換される。

前記第 2変換回路 2 0も、基本的には前記第 1変換回路 1 0と同一構 成とされる。すなわち、入力アドレス信号 A 0の論理判別のための基準 電圧 V r e f を取込むための pチヤンネル型 M O Sトランジスタ 2 1 と、 それに結合された n p n型バイポーラトランジスタ 2 4、及び定電流源 を形成するための Pチヤンネル型 M O S トランジスタ 2 3、及び nチヤ ンネル型 M O S トランジスタ 2 2 , 2 5とを舍み、 pチャンネル型 M O S トランジスタ 2 1のソース電極とバイポーラトランジスタ 2 4のコレ クタ電極とが、 pチヤンネル型 M O S トランジスタ 2 3のドレイン電極 に共通接続されている。この pチヤンネル型 M O S トランジスタ 2 3の ソース電極は、髙電位側電源 V c cに結合され、また、そのゲート電極 には基準電圧 V I E Pが入力されるようになっており、定電流源として 機能する。また、 pチャンネル型 M O S トランジスタ 2 1のドレイン電 極は、 nチャンネル型 M O S トランジスタ 2 2を介して低電位側電源 V s sに結合され、さらに、バイポーラトランジスタ 2 4のエミッタ電極 は、 nチヤンネル型 M O S トランジスタ 2 5を介して低電位側電源 V s sに結合されている。 nチャンネル型 M O S トランジスタ 2 2, 2 5の ゲート電極には基準電圧 V I E Nが入力されるようになっており、それ ぞれ定電流源として機能する。前記第 2変換回路 2 0における pチャン ネル型 M O S トランジスタ 2 3と、バイポーラトランジスタ 2 4との結 合箇所が出力ノードとされ、この出力ノードは、後段の出力部 3 0に結 合される。

前記出力部 3 0は次のように構成される。出力部 3 0は、 n p n型バ イポーラトランジスタ 3 1, 3 3と、定電流源を形成するための nチヤ ンネル型 M O S トランジスタ 3 2, 3 4とが結合されて成る。前記第 1 変換回路 1 0からの出力信号はバイポーラトランジスタ 3 1のベース電 極に入力され、また、前記第 2変換回路 2 0からの出力信号はバイポー ラトランジスタ 3 3のベース電極に入力される。バイポーラ卜ランジス タ 3 1, 3 3のエミッタ電極から出力信号が得られるようになつている。 この出力信号は第 6図に示される差動アンプ回路 5 2に伝達される。 第 3図には前記差動アンプ回路 5 2、及びエミッタホロワ回路 5 3の 構成例が示される。

前記差動アンプ回路 5 2は、特に制限されないが、 η ρ π型バイポー ラトランジスタ 3 0 3, 3 0 4が差動結合されており、バイポーラトラ ンジスタ 3 0 3, 3 0 4のベース電極に図 1の出力部 3 0からの出力信 号が伝達されるようになっている。バイポーラトランジスタ 3 0 3 , 3 0 4のコレクタ電極は、それぞれ負荷抵抗 3 0 1, 3 0 2を介して髙電 位側電源 V c cに結合されている。また、バイポーラトランジスタ 3 0 3, 3 0 4のエミッタ電極は定電流源 3 0 5を介して低電位側電源 V s sに結合されている。この定電流源 3 0 5は ηチャンネル型 M O S トラ ンジスタによって形成され、そのゲート電極に基準電圧 V I Ε Νが入力 されるようになつている。バイポーラトランジスタ 3 0 3, 3 0 4のコ レクタ電極は、この差動アンプ 5 2の出力ノードとされ、後段のェミツ タホロワ 5 3に結合される。

前記エミッタホロワ回路 5 3は、二つの η ρ η型バイポーラトランジ スタ 3 0 8, 3 0 9と、それに対応して設けられた定電流源 3 0 6, 3 0 7とを含む。バイポーラトランジスタ 3 0 8, 3 0 9のコレクタ電極 は高電位側電源 V c cに結合される。また、バイポーラトランジスタ 3 0 8, 3 0 9のェミッタ電極は、それぞれ前記定電流源 3 0 6, 3 0 7 を介して低電位側電源 V s sに結合される。定電流源 3 0 6, 3 0 7は それぞれ ηチャンネル型 M O S トランジスタによって形成され、そのゲ 一卜電搔に、基準電圧 V I Ε Νが入力されるようになっている。バイポ 一ラトランジスタ 3 0 8, 3 0 9のェミッタ電極が出力ノードとされ、 それが、後段の第 6図に示されるカレントミラー回路 5 4 , 5 5に結合 される。

次に、前記カレントミラー回路 5 4, 5 5について説明する。前記力 レントミラー回路 5 4, 5 5は、互いに同一構成とされるので、一方に ついてのみ説明する。

第 7図にはカレントミラー回路 5 4についての構成例が代表的に示さ れる。

pチャンネル型 MO S トランジスタ 7 1, 7 2とが差動結合され、そ れのドレイン側定電流源としてカレントミラー回路が適用される。この カレントミラー回路は nチャンネル型 MO S トランジスタ 7 4と、それ に鏡影結合された nチャンネル型 MO S トランジスタ 7 3とによって形 成される。この MO S トランジスタ 73, 74は同一寸法とされ、ゲー ト · ドレイン間電圧が等しくされることによって定電流源として機能す る。また、前記 pチャンネル型 MO S トランジスタ 7 1, 7 2のソース 電極は、 pチャンネル型 MO S トランジスタ 75を介して髙電位側電源 V c cに結合されている。 pチャンネル型 MO S トランジスタ 7 5は、 ゲート電極に基準電圧 V I E Pが供給されることによって定電流源とし て機能する。 pチャンネル型 M OS トランジスタ 7 2と nチャンネル型 MO S トランジスタ 7 3との結合箇所が、このカレントミラー回路 5 4 の出カノ一ドとされる。

第 8図には前記基準電圧 V I EP, V I ENの生成回路の構成例が示 される。

第 8図において、 8 0 1は電流決定用の nチャンネル型 MOS トラン ジスタであり、この MO S トランジスタ 8 0 1にはデプレッションタイ プが適用され、ゲート電極がソース電極と共に低電位側電源 V s sライ ンに接続されることにより、定電流源として機能する。この MOS トラ ンジスタ 8 0 1による定電流経路には、 πチャンネル型 MO S トランジ スタ 8 0 5, pチヤンネル型 MO S トランジスタ 8 0 2が配置され、そ れらに定電流が流れるようになっている。

前記 MO S トランジスタ 8 0 2は、ソース電極が髙電位側電源 V c c ラインに結合され、ドレイン電極とゲート電極とが結合されており、一 定のドレイン電流が流れることによってソース · ドレイン間電圧が一定 の値に保たれる。

8 0 3は pチャンネル型 MO S トランジスタであり、この MO S トラ ンジスタ 8 0 3は、ソース電極が髙電位側電源 V c cラインに結合され、 ゲート電極が前記 MO S トランジスタ 8 0 2のゲート電極に結合される ことによって前記 M O S トランジスタ 8 0 2と等しいドレイン電流が流 れるようになっている。つまり MO S トランジスタ 8 0 2と MO S トラ ンジスタ 8 0 3 とでカレントミラーが形成される。 MO S トランジスタ 8 0 3には pチャンネル型 MO S トランジスタ 8 0 4, nチャンネル型 MO S トランジスタ 8 0 7が直列接続される。

前記 MO S トランジスタ 8 0 4は電圧調整用の MO S トランジスタと され、 MO S トランジスタ 8 0 2, 8 0 3のソース · ドレイン電圧の差 を検出する検出回路としての演算増幅器 8 0 6の出力によって制御され る。演算増幅器 8 0 6の非反耘入力端子(+ ) は MO S トランジスタ 8 0 2のドレイン電極に結合され、反耘入力端子(一)は MOS トランジ スタ 8 0 3のドレインに結合される。そのよ-うな接続により、 MO S 卜 ランジスタ 8 0 4は、 MO S トランジスタ 8 0 3のソース ' Kレイン間 電圧が MO S トランジスタ 8 0 2のそれよりも髙ぃ場合には、 MO S ト ランジスタ 8 0 3のソース ' ドレイン間電圧を下げるように、またそれ とは逆に MO S トランジスタ 8 0 3のソース · ドレイン間電圧が MO S トランジスタ 8 0 2のそれよりも低い場合には、 MOS トランジスタ 8 03のソース · ドレイン間電圧を上げるように、演算増幅器 8 06によつ て制御される。

前記 MO S トランジスタ 8 0 7のゲート電極とドレイン電極とが結合 され、ソース電極が低電位側電源 V s sラインに結合される。この MO Sトランジスタ 8 0 7のゲート(ドレイン)電極はノード 8 1 4とされ、 このノード 8 1 4が基準電圧 V r e f の出力端子に結合される。前記力 レントミラーによって MO S トランジスタ 8 0 7に前記 MO S トランジ スタ 8 0 1 と等しいドレイン電流が流れることによりノード 8 1 4には、 MO S トランジスタ 8 0 1, 8 0 7のしきい値の差に等しい電位が現れ、 それがこの実施例回路によって生成される基準電圧 V I ENとされる (次式参照)。さらに、 nチャンネル型 MO S トランジスタ 8 0 7の後 段には、 πチャンネル型 MO S トランジスタ 8 1 5が設けられる。この nチャンネル型 MO S トランジスタ 8 1 5のドレイン電極は、当該 MO S トランジスタ 8 1 5の負荷としての pチャンネル型 MO S トランジス タ 8 1 6を介して高電位側電源 V c cに結合される。また、 nチャンネ ル型 MO S トランジスタ 8 1 5のソース電極は低電位側電源 V s sに結 合される。そのような構成により、 nチャンネル型 MO S トランジスタ 8 1 5のドレイン電極が基準電圧 V I E Pの出カノ一ドとされる。

ここで、 MO S トランジスタ 8 0 1のドレイン電流を I ml、ゲート 長を Lml、ゲート幅を Wml、しきい値を V t h ml、移動度を、単 位面積当りのゲート容量を C o Xとし、また、 MO S トランジスタ 8 0 7のドレイン電流を I m7、ゲート長を Lm7、ゲート幅を Wm7、しき い値を V t h m7とすると、前記基準電圧 V I ENは次のように示され る。

I ml = ^ C o x (Wml/2 Lml) ( 0 - V t h ml)

= C o x (Wml/2 Lml) (V t h ml) 2

I πιΊ=μ C o x (Wm7/ 2 Lm7) (V I EN- V t h m7) 2

ここで、 I ml= I m7, Wml=Wm7, Lml= Lm7とすると、

^ C o x (Wml/ 2 L ml) (V t h ml) 2

= μ C o x (Wm7/ 2 Lm7) (V I EN- V t h m7) 2 と表され、これを整理すると、

I V t h ml I = V I EN- V t h m7

となる。従って、基準電圧 V I ENは、

V I EN = V t h m7— V t h ml

となり、 MO S トランジスタ 8 0 1, 8 0 7のしきい値の差に等しくな る。

さらに、基準電圧 V I ENや、それに基づいて生成される基準電圧 V I E Pの安定化を図るため、 pチヤンネル型 MO S トランジスタ 8 0 9, 8 1 0から成るカレントミラーと、この MO S トランジスタ 8 0 9に直 列接続された nチャンネル型 MO S トランジスタ 8 1 1 , 8 0 8、そし て前記 MO S トランジスタ 8 1 0に直列接続された pチャンネル型 MO S トランジスタ 8 1 2及び nチャンネル型 MO S トランジスタ 8 1 3カ 設けられ、この MO S トランジスタ 8 1 1のゲート電位が前記 MO S ト ランジスタ 8 0 5のゲート電極に印加されるようになっている。尚、 M O S トランジスタ 8 0 8, 8 1 1, 8 1 2は、ゲート電極とドレイン電 極とがそれぞれ結合され、 MO S トランジスタ 8 1 3は、前記 MO S ト ランジスタ 1 と同様にデプレッションタイプとされ、ソース電極とゲー ト電極とが低電位側電源 V s sラインに結合される。

前記の構成において、カレントミラーを形成する MO S トランジスタ 8 0 2及び MO S トランジスタ 8 0 3のソース · ドレイン電圧は、素子 のプロセスばらつきや、動作環境(例えば周囲温度、電源電圧)の変動 等により互いに異なってしまい、その電位差により当該 MO S トランジ スタ 8 0 2, 8 0 3のドレイン電流に差を生じ、そのためにノード 8 1 4から出力される基準電圧 V r e f が設定値からずれる虡がある。そこ で、演算増幅 6によって M O S トランジスタ 8 02, 8 0 3のソース ' ドレイン間電圧を比較することによりその電位差を検出し、その検出結 果を MO S トランジスタ 8 0 4のゲート電極に伝達することにより、当 該 MO S トランジスタ 8 04のソース · ドレイン間電圧を制御するよう にしている。そのような電圧制御により前記 MO Sトランジスタ 8 02,

8 0 3のソース ' ドレイン間電圧が等しくされるので、素子のプロセス ばらつきや、動作環境の変動に拘らず、所望の基準電圧 V I EN, V I E Pが得られる。

このように、安定化された基準電圧 V I EN, V I E Pが、定電流源 の制御電圧として供給されることにより、当該定電流源の安定動作が可 能とされる。

前記実施例によれば、以下の作用効果を得ることができる。

( 1) GT Lインタフェースレベルは、第 9図に示されるように、基 準電位 V r e f = V s s + 0. 8 Vを論理しきい値として、ハイレベル が V r e f + 0. 2 V、ローレベルが V r e f — 0. 2 Vとされ、その ような GT Lインタフェースレベルの信号では、バイポーラトランジス タを直接駆動することができないが、 pチャンネル型 MO S トランジス タ 1 1によって、 GT Lインタフェースレベルの入力信号が、 n p n型 バイポーラトランジスタ 1 4で取込み可能なレベルに変換される。その ように変換された信号が前記バイポーラトランジスタ 1 4によって、さ らに髙いレベルに変換される。したがって、 pチャンネル型 MOS トラ ンジスタと n p n型バイポーラトランジスタとの組合わせ回路によって、 GT Lインタフェースレベル信号の高速レベル変換を行うことができる。

(2) n p n型バイポーラトランジスタ 14のコレクタ電極及びチャ ンネル型 MO S トランジスタ 1 1のソース電極と、髙電位側電源 V c c との間に定電流源としての M O S トランジスタ 1 3を設けることによつ て、そこに流れる電流を制限することができるので、消费電流の低減を 図ることができる。また、この場合において、 pチャンネル型 M O S 卜 ランジスタ 1 1 と n p n型バイポーラトランジスタ 1 4とで、一つの定 電流源を共有することができ、素子数の低減を図ることができる。

( 3 ) n p n型バイポーラトランジスタ 1 4のエミッタ電極と低電位 側電源 V s s との間に定電流源としての M O S トランジスタ 1 5を設け ることにより、低電位側電源 V s sのノイズに起因するレベル変動が n n型バイポーラトランジスタ 1 4のエミッタに伝わりにくくなるため、 グランドノイズの低減を図ることができる。このことは、多ビット同時 出力可能な半導体記憶装置において、電流変化が大きいために、低電位 側電源 V s sが変動し易い場合に、特に有効とされる。

( 4 ) G T Lインタフェースレベルの信号を取込むための第 1変換回 路 1 0と、この G T Lインタフェースレベル信号の論理判別のための基 準電圧 V r e f を取込むための第 2変換回路 2 0とを含んで入力バッファ が形成されるとき、第 1変換回路 1 0、及び第 2変換回路 2 0として、 前記作用効果を有するレベル変換回路を適用することによって、 G T L インタフェースレベル信号を髙速に取込み可能な入力バッファ(レシ一 ノく)を得ることができる。

( 5 ) 第 1変換回路 1 0の出力信号、及び第 2変換回路 2 0の出力信 号のレベル差が、比較的小さいため、そのレベル差を、後段の差動アン プ回路 5 2で増幅することににより、後段回路に対して十分なレベルと することができる。

以上本発明者によってなされた発明を実施例に基づいて具体的に説明 したが、本発明はそれに限定されるものではなく、その要旨を逸脱しな い範囲において種々変更可能であることは言うまでもない。

第 1図に示される第 1変換回路 1 0や第 2変換回路 2 0を次のように 構成することができる。

例えば、第 1 1図に示されるように、 n p n型バイポーラトランジス タ 1 4のベース電極の電荷引抜き用の nチャンネル型 MO S トランジス タ 1 6を設けるようにしても良い。この場合、 nチャンネル型 MOS ト ランジスタ 1 6のゲー卜電極は pチヤンネル型 MO S トランジスタ 1 1 のゲート電極に結合される。このような構成によれば、 n p n型バイポ ーラトランジスタ 1 4のベース電極の電荷引抜きが nチャンネル型 MO S トランジスタ 1 6によって高速に行われるので、動作の髙速化を図る ことができる。

また、第 1 2図に示されるように、 pチャンネル型 MOS トランジス タ 1 1に対して nチャンネル型 MOS トランジスタ 1 7を並列接続する ようにしてもよい。かかる構成においては、例えばアドレス信号 AOな どの GT Lインタフェースレベルの入力信号が、異常に髙くなる場合に おいても、 n p n型バイポーラトランジスタ 1 4のコレクタ電位(レべ ル変換出力ノードの電位)の上昇を制限することができる。

さらに、 n p n型バイポーラトランジスタ 1 4のコレクタ側やエミッ タ側の定電流源を省略しても良い。例えば、 n p n型バイポーラトラン ジスタ 1 4のコレクタ側の定電流源を形成する pチャンネル型 MO S ト ランジスタ 1 3に代えて抵抗素子を設けるようにしても良い。また、 π n型バイポーラトランジスタ 1 4のエミッタ側の定電流源である nチヤ ンネル型 MO S トランジスタ 1 5を省略し、バイポーラトランジスタの エミッタ電極を低電位側電源 V s sに直接結合するようにしても良い。 また、第 1図に示される pチャンネル型 MO S トランジスタ 1 2, 1 5, 2 2, 25は省略することができる。この場合、バイポーラトラン ジスタ 1 4, 24のエミッタ電極は低電位側電源 V s sに直接結合され る。さらに、第 1図において、 pチャンネル型 MO S トランジスタ 1 2, 1 3, 2 2, 2 3に代えて、抵抗素子を適用することができる。

前露己実施例では、入力ァドレス信号 A 0に対応するァドレスレシーバ について詳述したが、他のァドレスビッ卜に対応するァドレスレシーバ や、 C Sレシーバ 5 0 2、 WEレシーバ 5 0 3、クロックレシーバ 5 1 1、データ入出力回路 5 1 0に舍まれるライトデータレシーバなどにつ いても、前記入力ァドレス信号 A 0に対応するァドレスレシーバと同一 構成のものを適用することができる。つまり、 GTLインタフェースレ ベルにより S RAMの外部から与えられる信号を S RAMの内部に取込 むための全てのレシーバとして、入力ァドレス信号 A 0に対応するァド レスレシーバと同一構成のものを適用することができる。

産業上の利用可能性

以上の説明では主として本発明者によってなされた発明をその背景と なった利用分野であるシンク口ナス S RAMに適用した場合について説 明した。本発明はそれに限定されるものではなく、ダイナミック型 RA Mや、読出し専用メモリなど各種半導体記憶装置、さらにはマイクロコ ンピュータなどの半導体集積回路にも広く適用することができる。本発 明は、少なくとも GTLインタフヱースレベルの信号を取込むことを条 件に適用することができる。