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1. (WO1996003808) DIGITAL PHASE LOCKED LOOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/003808    International Application No.:    PCT/CA1995/000432
Publication Date: 08.02.1996 International Filing Date: 20.07.1995
Chapter 2 Demand Filed:    21.02.1996    
IPC:
H03L 7/081 (2006.01)
Applicants: MITEL CORPORATION [CA/CA]; 350 Legget Drive, P.O. Box 13089, Kanata, Ontario K2K 1X3 (CA)
Inventors: WIECZORKIEWICZ, Jerzy; (CA).
SHETTY, Krishna; (CA).
KENNEY, Terry; (US).
VAN DER VALK, Robert, L.; (NL).
SPIJKER, Menno, T.; (NL)
Agent: MITCHELL, Richard, J.; Marks & Clerk, P.O. Box 957, Station B, Ottawa, Ontario K1P 5S7 (CA)
Priority Data:
9414729.5 21.07.1994 GB
08/440,939 15.05.1995 US
Title (EN) DIGITAL PHASE LOCKED LOOP
(FR) BOUCLE NUMERIQUE A PHASE ASSERVIE
Abstract: front page image
(EN)A digital phase locked loop is for recovering a stable clock signal from at least one input signal subject to jitter is disclosed. The loop comprises a digital input circuit receiving at least one input signal, a digital controlled oscillator for generating an output signal at a desired frequency and a control signal representing the time error in said output signal, a stable local oscillator for providing clock signals to the digital controlled oscillator, and a tapped delay line for receiving the output signal of the digital controlled oscillator. The tapped delay line comprises a plurality of buffers each introducing a delay of less than one clock cycle of the digital controlled oscillator. The tapped delay line produces an output signal from a tap determined by the control signal. A digital phase comparator receives at least one input signal from the input circuit and the output signal from the tapped delay line to generate a digital input signal controlling the digital controlled oscillator.
(FR)Une boucle numérique à phase asservie est conçue pour récupérer un signal d'horloge stable dans au moins un signal d'entrée subissant une gigue. La boucle comporte un circuit d'entrées numériques conçu pour recevoir au moins un signal d'entrée, un oscillateur numérique commandé conçu pour produire un signal de sortie à une fréquence voulue et un signal de commande représentant l'erreur temporelle dans ledit signal de sortie, un oscillateur local stable conçu pour envoyer des signaux d'horloge à l'oscillateur numérique commandé, et une ligne à retard à prises conçue pour recevoir le signal de sortie de l'oscillateur numérique commandé. La ligne à retard à prises comprend une pluralité d'organes tampons qui introduisent chacun un retard de moins d'un cycle d'horloge de l'oscillateur numérique commandé. Cette ligne produit un signal de sortie depuis une prise déterminée par le signal de commande. Un comparateur de phase numérique reçoit au moins un signal de sortie provenant du circuit d'entrée et le signal de sortie de la ligne à retard à prises pour générer un signal d'entré numérique commandant l'oscillateur numérique commandé.
Designated States: CA, DE, GB, JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)