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1. WO1996003807 - DIGITAL CIRCUIT TOPOLOGY OFFERING AN IMPROVED POWER DELAY PRODUCT

Publication Number WO/1996/003807
Publication Date 08.02.1996
International Application No. PCT/US1995/009349
International Filing Date 25.07.1995
Chapter 2 Demand Filed 11.01.1996
IPC
H03K 19/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
H03K 19/0185 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
0175Coupling arrangements; Interface arrangements
0185using field-effect transistors only
CPC
H03K 19/0013
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0008Arrangements for reducing power consumption
0013in field effect transistor circuits
H03K 19/018507
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
19Logic circuits, i.e. having at least two inputs acting on one output
0175Coupling arrangements; Interface arrangements
0185using field effect transistors only
018507Interface arrangements
Applicants
  • MICROUNITY SYSTEMS ENGINEERING, INC. [US/US]; 255 Caspian Drive Sunnyvale, CA 94089, US (AllExceptUS)
  • MOSTYN, Graham, Y. [US/US]; US (UsOnly)
  • HERNDON, William, H. [US/US]; US (UsOnly)
  • MOUSSOURIS, John, P. [US/US]; US (UsOnly)
  • ROBINSON, Timothy, B. [GB/US]; US (UsOnly)
  • ROSSEEL, Geert, P. [BE/US]; US (UsOnly)
Inventors
  • MOSTYN, Graham, Y.; US
  • HERNDON, William, H.; US
  • MOUSSOURIS, John, P.; US
  • ROBINSON, Timothy, B.; US
  • ROSSEEL, Geert, P.; US
Agents
  • PETERSON, James, W.; Burns, Doane, Swecker & Mathis P.O. Box 1404 Alexandria, VA 22313-1404, US
Priority Data
08/280,38225.07.1994US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) DIGITAL CIRCUIT TOPOLOGY OFFERING AN IMPROVED POWER DELAY PRODUCT
(FR) TOPOLOGIE DE CIRCUIT NUMERIQUE A RETARD D'ENERGIE AMELIORE
Abstract
(EN)
The present invention is an improvement of a digital topology including a logic block portion and a buffer portion. The improved buffer portion of the present invention is implemented with first and second parallel, same conductivity type transmission gates. The transmission gates couple either a first (V1) or second (V2) voltage onto the output of the buffer (55) in response to a logic signal originating from the logic block portion. The first (V1) and second (V2) voltages are selected to be relatively close in magnitude such that the peak-to-peak voltage of the digital output signal seen on the output of the buffer is relatively small. As a result, power consumption for charging the output of the buffer is minimized. In addition, the parallel transmission gates only consume power while charging the output of the buffer so that quiescent power consumption of the buffer is eliminated. Quiescent power dissipation is also eliminated in certain types of logic block designs that include logic gates having constant current sources. This is achieved by enabling the current sources with a pulse signal. The pulse width and magnitude of the pulse signal is selected to allow a latched sense amplifier to sense valid data from the output of the logic block portion during a specified interval. After valid data is sensed, the logic blocks's current sources are disabled, and the logic block portion no longer consumes any power. The sense amplifier is enabled for intervals long enough to capture the data from the logic block and drive the transmission gates with the data. In this configuration, none of the elements in the topology dissipate quiescent power since none of them are constantly operating.
(FR)
L'invention porte sur une topologie numérique améliorée comportant un bloc logique et une mémoire tampon. La mémoire tampon améliorée est munie d'une première et d'une deuxième grille de transmission, parallèles et de conductivité identique, qui fournissent soit une première (V1) soit une deuxième (V2) tension à la sortie de la mémoire tampon (55) en réponse à un signal logique émanant du bloc logique. Les valeurs des deux tensions sont choisies relativement proches de manière à ce que la tension crête à crête du signal numérique de sortie perçue à la sortie de la mémoire soit relativement faible. Il en résulte une réduction de l'énergie consommée pour charger la sortie de la mémoire tampon, et de plus, les grilles de transmission en parallèle ne consomment d'énergie que lors du chargement de la mémoire tampon, dont la consommation au repos est ainsi supprimée. Cela supprime également la dissipation d'énergie au repos dans certains types de blocs logiques et notamment dans les grilles logiques à source constante de courant. Cela s'obtient en commandant la source de courant à l'aide d'un signal pulsé. La largeur et l'amplitude des impulsions sont choisies pour permettre à un amplificateur de lecture verrouillée de détecter les données valables sortant du bloc logique pendant un intervalle donné. Après détection d'une donnée valable, les sources de courant du bloc logique sont désactivées et le bloc logique ne consomme plus de courant. L'amplificateur de lecture est activé pendant des intervalles suffisamment longs pour pouvoir saisir les données du bloc logique et piloter les grilles de transmission avec les données. Dans cette configuration, aucun des éléments de la topologie ne dissipe d'énergie au repos, puisque aucun ne fonctionne en permanence.
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