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1. (WO1996003750) A VOLTAGE PROTECTION CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/003750    International Application No.:    PCT/US1995/009366
Publication Date: 08.02.1996 International Filing Date: 25.07.1995
Chapter 2 Demand Filed:    26.02.1996    
IPC:
G11C 5/14 (2006.01), G11C 7/06 (2006.01)
Applicants: MICROUNITY SYSTEMS ENGINEERING, INC. [US/US]; 255 Caspian Drive, Sunnyvale, CA 94089 (US) (For All Designated States Except US).
BATEMAN, Bruce, L. [US/US]; (US) (For US Only)
Inventors: BATEMAN, Bruce, L.; (US)
Agent: PETERSON, James, W.; Burns, Doane, Swecker & Mathis, P.O. Box 1404, Alexandria, VA 33213-1404 (US)
Priority Data:
08/280,350 25.07.1994 US
Title (EN) A VOLTAGE PROTECTION CIRCUIT
(FR) CIRCUIT DE PROTECTION CONTRE LES VARIATIONS DE TENSION
Abstract: front page image
(EN)A circuit for protecting an interconnect line from certain undesirable voltage swings for a given input signal. A transmission gate is coupled in series between the input signal and the interconnect line. The transmission gate's input terminal is coupled to the input signal, its output terminal is coupled to the interconnect line, and its control terminal is coupled to the output of an inverter. The input of the inverter is coupled to the input signal. When the input signal transitions to a voltage that exceeds the trip point of the inverter, the inverter outputs a signal that disables the transmission gate such that the node is isolated from the input signal. A PFET transmission gate is utilized for protection against voltages that are too negative, and an NFET transmission gate is utilized for protection against voltages that are too positive. The inverter may be replaced by a comparator having its positive input coupled to a reference voltage and its negative input coupled to the input signal. The reference voltage determines the trip point of the protection circuit. The protection circuit may also include first and second biased MOS devices (having different channel types) coupled between first and second working potentials. The gate of the first MOS device is coupled to the input signal and the gate of the second MOS device is coupled to the output of the inverter. The MOS devices function as a conductive voltage divider network to establish a voltage on the node when the node is isolated from the input signal.
(FR)Circuit de protection d'une ligne d'interconnexion contre certaines sautes de tension d'un signal d'entrée donné. Une grille de transmission est branchée en série entre le signal d'entrée et la ligne d'interconnexion. La borne d'entrée de la grille de transmission est reliée au signal d'entrée, sa borne de sortie, à la ligne d'interconnexion, et sa borne de commande, à la sortie d'un inverseur. L'entrée de l'inverseur est reliée au signal d'entrée. Lorsque le signal d'entrée passe par une tension dépassant le point de déclenchement de l'inverseur, ce dernier émet un signal qui désactive la grille de transmission et isole le noeud du signal d'entrée. Une grille de transmission du type PFET protège contre les tensions trop négatives et une grille de transmission du type NFET protège contre les tensions trop positives. L'inverseur peut être remplacé par un comparateur dont la borne positive est reliée à une tension de référence et la borne négative, au signal d'entrée. La tension de référence détermine le point de déclenchement du circuit de protection qui peut également comporter un premier et un second MOS polarisés (présentant des types de canaux différents) reliés à un premier et à un second potentiels de travail. La grille du premier MOS est reliée au signal d'entrée et celle du second MOS, à la sortie de l'inverseur. Les MOS servent de réseau conducteur diviseur de tensions permettant d'appliquer une tension sur le noeud lorsque ce dernier est isolé du signal d'entrée.
Designated States: AM, AT, AU, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LT, LU, LV, MD, MG, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TT, UA, UG, US, UZ, VN.
African Regional Intellectual Property Organization (KE, MW, SD, SZ, UG)
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)