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1. (WO1996003700) ARRANGEMENT AT AN IMAGE PROCESSOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1996/003700    International Application No.:    PCT/SE1995/000868
Publication Date: 08.02.1996 International Filing Date: 18.07.1995
Chapter 2 Demand Filed:    07.02.1996    
IPC:
G06F 15/80 (2006.01), G06T 1/20 (2006.01)
Applicants: IVP INTEGRATED VISION PRODUCTS AB [SE/SE]; Teknikringen 2C, S-583 30 Linköping (SE) (For All Designated States Except US).
FORCHHEIMER, Robert [SE/SE]; (SE) (For US Only).
ÅSTRÖM, Anders [SE/SE]; (SE) (For US Only)
Inventors: FORCHHEIMER, Robert; (SE).
ÅSTRÖM, Anders; (SE)
Agent: WILLQUIST, Bo; Albihn Willquist AB, S:t Larsgatan 23, S-582 24 Linköping (SE)
Priority Data:
9402551-7 22.07.1994 SE
Title (EN) ARRANGEMENT AT AN IMAGE PROCESSOR
(FR) AGENCEMENT DE PROCESSEUR D'IMAGE
Abstract: front page image
(EN)The present invention relates to a parallel processor containing a number of processor elements of the same type which are integrated on one and the same semiconductor chip. The processor is of the type that allows image and signal processing of the information stored in the processor element. The device contains a unit block (3) for each processor element and is characterised in that each unit block comprises at least two incrementing units (1a, 1b) which are designed to add a signal supplied to the unit block and a signal which originates from an incrementing unit corresponding to the respective unit in the closest preceding unit block in every direction of the processor element matrix. Every unit block (3) further contains at least one logical unit (2) which is designed to perform Boolean logic operations on the signals received from the incrementing units of the unit block.
(FR)Cette invention se rapporte à un processeur parallèle contenant un certain nombre d'éléments processeurs du même type, lesquels sont intégrés sur une seule et même puce de semi-conducteur. Ce processeur est de type permettant un traitement des images et des signaux relatifs aux informations stockées dans les éléments processeurs. Ledit dispositif contient un bloc unitaire (3) pour chaque élément processeur et se caractérise en ce que chaque bloc unitaire comprend au moins deux unités incrémentielles (1a, 1b), lesquelles sont conçues pour additionner un signal fourni au bloc unitaire et un signal qui est généré par une unité incrémentielle correspondant à l'unité respective se trouvant dans le bloc unitaire précédent le plus proche dans chaque direction de la matrice des éléments processeurs. Chaque bloc unitaire (3) comprend en outre au moins une unité logique (2), qui est conçue pour effectuer des opérations de logique booléenne sur les signaux reçus en provenance des unités incrémentielles du bloc unitaire.
Designated States: AM, AT, AU, BB, BG, BR, BY, CA, CH, CN, CZ, DE, DK, EE, ES, FI, GB, GE, HU, IS, JP, KE, KG, KP, KR, KZ, LK, LR, LT, LU, LV, MD, MG, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, TJ, TM, TT, UA, UG, US, UZ, VN.
African Regional Intellectual Property Organization (KE, MW, SD, SZ, UG)
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: Swedish (SV)