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1. WO1996003693 - COMPRESSED MEMORY ADDRESS PARITY CHECKING APPARATUS AND METHOD

Publication Number WO/1996/003693
Publication Date 08.02.1996
International Application No. PCT/US1995/009300
International Filing Date 20.07.1995
IPC
G06F 11/10 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
08Error detection or correction by redundancy in data representation, e.g. by using checking codes
10Adding special bits or symbols to the coded information, e.g. parity check, casting out nines or elevens
CPC
G06F 11/1044
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
11Error detection; Error correction; Monitoring
07Responding to the occurrence of a fault, e.g. fault tolerance
08Error detection or correction by redundancy in data representation, e.g. by using checking codes
10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
1008in individual solid state devices
1044with specific ECC/EDC distribution
Applicants
  • PROFESSIONAL COMPUTER SYSTEMS, INC. [US/US]; 509 Valley Way Milpitas, CA 95035, US
Inventors
  • KONG, Edmund, Y.; US
Agents
  • GIMLAN, Gideon ; Fliesler, Dubb, Meyer and Lovejoy Suite 400 Four Embarcadero Center San Francisco, CA 94111-4156, US
Priority Data
08/279,48422.07.1994US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) COMPRESSED MEMORY ADDRESS PARITY CHECKING APPARATUS AND METHOD
(FR) APPAREIL ET PROCEDE DE CONTROLE DES PARITES DES ADRESSES COMPRIMEES EN MEMOIRE
Abstract
(EN)
A compressed memory address parity checking apparatus (20) comprises an auxiliary memory (29) with 2N addresses to reduce the amount of memory required for parity checking. Data (D0-D31) is stored in a data memory (19) at an M bit address (MA0-MA21), and M-N bits of the address (MA(N)-MA21) together with data parity information (PD0-PD3) is stored in the auxiliary memory at an address given by the remaining N bits (MA0-MA(N-1)) of the address. When data is read from the data memory, the M-N bits at the appropriate address in the auxiliary memory are compared (30) with the corresponding M-N data memory address bits. If there is a match, the parity information in the auxiliary memory is used for parity checking (22). Otherwise, the auxiliary memory is updated, using parity information generated from the data read from the data memory and the M-N bits of the data memory address.
(FR)
Dispositif de contrôle des parités des adresses comprimées en mémoire (20) comprenant une mémoire auxiliaire (29) de 2N adresses permettant de réduire la quantité de mémoire requise pour le contrôle des parités. Les données DO, D31 sont stockées dans une mémoire de données (19) à une adresse à M bits (MA0-MA21), tandis que les M-N bits de l'adresse (MA(N)-MA21) ainsi que les données des informations de parité (PDO-PD3) le sont dans la mémoire auxiliaire à une adresse indiquée par les N bits restants (MA0-MA(N-1)) de l'adresse. Lors de la lecture des données dans la mémoire de données, les M-N bits de l'adresse appropriée de la mémoire auxiliaire sont comparés (30) avec les M-N bits correspondants de l'adresse de la mémoire de données et, s'il y a concordance, les informations de parité de la mémoire auxiliaire servent au contrôle des parités (22). Sinon, la mémoire auxiliaire est mise à jour avec les informations de parité fournies par la lecture des données de la mémoire de données et par les M-N bits de l'adresse de la mémoire de données.
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