Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO1994029798) PROGRAMMABLE CMOS BUS AND TRANSMISSION LINE DRIVER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/1994/029798 International Application No.: PCT/US1994/005629
Publication Date: 22.12.1994 International Filing Date: 19.05.1994
Chapter 2 Demand Filed: 22.12.1994
IPC:
G06F 13/40 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
38
Information transfer, e.g. on bus
40
Bus structure
Applicants:
NATIONAL SEMICONDUCTOR CORPORATION [US/US]; M/S 16-135 2900 Semiconductor Drive Santa Clara, CA 95052, US
Inventors:
KUO, James, R.; US
Agent:
RODDY, Richard, J.; National Semiconductor Corporation 2900 Semiconductor Drive Santa Clara, CA 95052-8090, US
HORTON, Andrew, Robert, Grant; Bowles Horton Felden House, Dower Mews High Street Berkhamsted Hertfordshire HP4 2BL, GB
Priority Data:
08/073,67908.06.1993US
Title (EN) PROGRAMMABLE CMOS BUS AND TRANSMISSION LINE DRIVER
(FR) BUS CMOS PROGRAMMABLE ET ETAGE D'ATTAQUE POUR LIGNES DE TRANSMISSION
Abstract:
(EN) A driver for providing binary signals from a data system to a transmission line is disclosed. The driver includes a first field-effect transistor (FET) coupled between an output node and ground for conducting current from the output node to ground. The output node is connectable to the transmission line. An initial charging stage provides an initial charging current to the gate of the first FET for a period of time not to exceed an initial charging time period. The initial charging time period has a length approximately equal to a period of time necessary to increase the gate voltage of the first FET from ground to the threshold voltage of the first FET. A main charging stage provides a main charging current to the gate of the first FET for a period of time not to exceed a main charging time period. A discharging stage provides a discharging current from the gate of the first FET to ground. Finally, a temperature compensation circuit is coupled to the initial charging stage, the main charging stage, and the discharging stage for adjusting the level of the initial charging current, the main charging current, and the discharging current to compensate for variations in temperature and for controlling the length of the main charging time period.
(FR) Etage d'attaque destiné à transmettre les signaux binaires d'un système de données à une ligne de transmission et comprenant un premier transistor à effet de champ (FET) reliant un n÷ud de sortie à la terre de façon à faire passer le courant de l'un vers l'autre. Le n÷ud de sortie peut être relié à la ligne de transmission. Un étage de charge initiale fournit un courant de charge initiale à la grille du premier FET pendant un temps n'excédant pas la durée d'une période de charge initiale dont la longueur est sensiblement égale au temps nécessaire pour porter la tension de grille du premier FET du potentiel terre à la tension de seuil dudit FET. Un étage de charge principale fournit un courant de charge principale à la grille du premier FET pendant un temps n'excédant pas la durée d'une période de charge principale. Un étage de décharge produit un courant de décharge allant de la grille du premier FET à la terre. Enfin un circuit de compensation de température est connecté à l'étage de charge initiale, à l'étage de charge principale et à l'étage de décharge en vue d'ajuster le courant de charge initiale, le courant de charge principale et le courant de décharge pour compenser les variations de température et réguler la durée de la charge principale.
Designated States: JP, KR
European Patent Office (EPO) (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE)
Publication Language: English (EN)
Filing Language: English (EN)