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1. (WO1994027319) POWER SEMICONDUCTOR DEVICE WITH STRESS BUFFER LAYER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1994/027319    International Application No.:    PCT/DE1994/000483
Publication Date: 24.11.1994 International Filing Date: 02.05.1994
Chapter 2 Demand Filed:    17.11.1994    
IPC:
H01L 23/373 (2006.01), H05K 1/02 (2006.01), H05K 1/03 (2006.01), H05K 3/00 (2006.01)
Applicants: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
SCHWARZBAUER, Herbert [DE/DE]; (DE) (For US Only)
Inventors: SCHWARZBAUER, Herbert; (DE)
Priority Data:
P 43 15 272.4 07.05.1993 DE
Title (DE) LEISTUNGSHALBLEITERBAUELEMENT MIT PUFFERSCHICHT
(EN) POWER SEMICONDUCTOR DEVICE WITH STRESS BUFFER LAYER
(FR) COMPOSANT SEMI-CONDUCTEUR DE PUISSANCE COMPORTANT UNE COUCHE TAMPON
Abstract: front page image
(DE)Der Anmeldungsgegenstand betrifft ein Leistungshalbleiterbauelement, bei dem ein Keramiksubstrat (SUB) und eine metallische Bodenplatte (BP) der Reihe nach über eine Verbindungsschicht (2), eine Pufferschicht (DP) aus einem Material mit niedriger Fließgrenze und hoher Wärmeleitfähigkeit sowie eine weitere Verbindungsschicht (3) verbunden sind, wobei die mechanischen Verbindungen zwischen dem Keramiksubstrat und der Bodenplatte eine hohe Scherfestigkeit aufweisen, und bei dem eine vorzeitige Materialermüdung und Rißbildung infolge der unterschiedlichen Wärmeausdehnung von Keramiksubstrat und Bodenplatte durch plastische Verformung der Pufferschicht vermieden werden. Verbindungsschichten sind beispielsweise gesinterte Silberpulverschichten, wie sie in der Niedertemperaturverbindungstechnik bei Leistungshalbleiterbauelementen mit Vorteil verwendet werden.
(EN)The subject of the application pertains to a power semiconductor device in which a ceramic substrate (SUB) and a metallic base plate (BP) are joined through, in order, a connecting layer (2), a stress buffer layer (DP) made from a material of low yield point and high thermal conductivity, and another connecting layer (3), with the mechanical connections between the ceramic substrate and the base plate having a high shear resistance, and in which plastic deformation of the stress buffer layer helps to prevent premature material fatigue and cracking due to differences in thermal expansion of ceramic substrate and base plate. Connection layers are, for example, sintered silver powder films, as are used to advantage in low-temperature connection methods for power semiconductor devices.
(FR)L'invention concerne un composant semi-conducteur de puissance dans lequel un substrat céramique (SUB) et une plaque de base (BP) métallique sont reliées par, dans l'ordre, une couche de connexion (2), d'une couche tampon (DP) réalisée dans un matériau à faible limite apparente d'élasticité et à haute conductibilité thermique, ainsi que par l'intermédiaire d'une autre couche de connexion (3). Les connexions mécaniques entre le substrat céramique et la plaque de base présentent une forte résistance au cisaillement. La déformation plastique de la couche tampon permet d'éviter une fatigue prématurée du matériau et la formation de fissures dues à la différence entre la dilatation thermique du substrat céramique et celle de la plaque de base. Les couches de connexion sont par exemple des couches en poudre d'argent frittées du type avantageusement utilisé dans la technique des connexions à basse température pour les composants à semi-conducteurs de puissance.
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: German (DE)
Filing Language: German (DE)