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1. (WO1994016391) BUS TO BUS INTERFACE WITH ADDRESS TRANSLATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1994/016391    International Application No.:    PCT/US1993/012714
Publication Date: 21.07.1994 International Filing Date: 28.12.1993
IPC:
G06F 12/10 (2006.01), G06F 13/40 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US)
Inventors: LAVELLE, Gary; (US).
LIPPINCOTT, Louis, A.; (US).
HARNEY, Kevin; (US).
RAO, Dinesh, G.; (US)
Agent: MURRAY, William, H.; Schnader, Harrison, Segal & Lewis, Suite 3600, 1600 Market Street, Philadelphia, PA 19103 (US)
Priority Data:
07/999,490 31.12.1992 US
Title (EN) BUS TO BUS INTERFACE WITH ADDRESS TRANSLATION
(FR) INTERFACE BUS-A-BUS AVEC TRANSLATION D'ADRESSES
Abstract: front page image
(EN)A data processing system has two buses, one for system memory access and one for direct VRAM access. Each bus has its own interface. Page tables are provided for routing accesses between devices on the different buses. Using these page tables comparisons are made between the destination address and the source address and several determinations are made based upon these determinations. These determinations thereby permit automatic replacement of virtual addresses with actual physical addresses to permit direct data transfer between the devices and permit automatic alignment of data when larger words are offset by one or more bytes between the memories. These transfers between the two buses may be made without use of central processing unit time by way of a block transfer controller. The block transfer controller may thus move blocks of data between system memory and local memory in connection with processing by the central processing unit without any central processing unit time.
(FR)Un système de traitement de données comprend deux bus, l'un permettant l'accès à la mémoire du système et l'autre permettant l'accès direct à la mémoire du RAM vidéo (VRAM). Chaque bus comprend sa propre interface. Des dispositifs de topographie de mémoire sont prévus pour l'acheminement de l'accès entre les dispositifs sur les différents bus. A l'aide de ces dispositifs de topographie, des comparaisons sont faites entre l'adresse de destination et l'adresse source, et plusieurs déterminations sont effectuées en fonction de ces comparaisons. Ces déterminations permettent ainsi le remplacement automatique d'adresses virtuelles par des adresses physiques réelles afin de permettre le transfert direct de données entre les dispositifs et l'alignement automatique de données lorsque des mots plus importants sont décalés par un ou plusieurs octets entre les mémoires. Ces transferts entre les deux bus peuvent être effectués sans utiliser le temps de l'unité centrale par l'intermédiaire d'un contrôleur de transfert de blocs. Le contrôleur de transfert de blocs peut ainsi déplacer des blocs de données entre la mémoire du système et la mémoire locale pour le traitement par l'unité centrale, sans utiliser le temps de l'unité centrale.
Designated States: CA, JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)