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1. (WO1994015363) NON-VOLATILE SEMICONDUCTOR MEMORY CELL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1994/015363    International Application No.:    PCT/US1993/012485
Publication Date: 07.07.1994 International Filing Date: 20.12.1993
Chapter 2 Demand Filed:    20.06.1994    
IPC:
G11C 16/04 (2006.01), H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/423 (2006.01), H01L 29/788 (2006.01)
Applicants: YU, Shih-Chiang [US/US]; (US)
Inventors: YU, Shih-Chiang; (US)
Agent: TAM, Kam, T.; 3077 Pavan Drive, San Jose, CA 95148 (US)
Priority Data:
07/997,236 28.12.1992 US
07/999,609 31.12.1992 US
08/024,258 01.03.1993 US
08/062,237 17.05.1993 US
Title (EN) NON-VOLATILE SEMICONDUCTOR MEMORY CELL
(FR) CELLULE DE MEMOIRE A SEMICONDUCTEUR REMANENTE
Abstract: front page image
(EN)A non-volatile memory cell (2) including a floating gate (16) dielectrically disposed between a first control gate (12) and a second control gate (14). Addressing of the memory cell (2) for programming, de-programming and reading involves the simultaneous energization of both the control gates (12 and 14). The energization of only one control gate, but not both, can not activate the memory cell (2). A memory cell array comprising the memory cells of the present invention can be arranged in a matrix format. Addressing of each of the memory cell (2) in the array is simply the simultaneous energization of a pair of control gates (12 and 14) perpendicularly criss-crossing the underlying memory cell. Further modifications in the design of the memory cell (2) enable the memory cell to be programmed with negative threshold voltages, thereby relaxing the manufacturing tolerances, and consequently reduces the production cost.
(FR)L'invention se rapporte à une cellule de mémoire rémanente (2), qui comprend une grille flottante (16) disposée en situation diélectrique entre une première grille de commande (12) et une seconde grille de commande (14). L'adressage de la cellule de mémoire (2) pour les opérations de programmation, de déprogrammation et de lecture nécessite la mise sous tension simultanée des deux grilles de commande (12 et 14). La mise sous tension d'une seule des grilles de commande, et non des deux, ne peut pas activer la cellule de mémoire (2). Un groupement de cellules de mémoire, constitué par de telles cellules de mémoire, peut être agencé en un format matriciel. L'adressage de chacune des cellule de mémoire (2) dans le groupement représente simplement la mise sous tension simultanée d'une paire de grilles de commande (12 et 14) croisant perpendiculairement la cellule de mémoire située au-dessous. D'autres modifications dans la conception de cette cellule de mémoire (2) permettent une programmation de celle-ci avec des tensions de seuil négatives, ce qui allège les tolérances de fabrication et par conséquent réduit les coûts de production.
Designated States: JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)