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1. (WO1994000940) ATM CELL SYNCHRONIZATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1994/000940    International Application No.:    PCT/US1993/005921
Publication Date: 06.01.1994 International Filing Date: 21.06.1993
IPC:
H04L 7/04 (2006.01), H04Q 11/04 (2006.01), H04L 12/70 (2013.01)
Applicants: DIGITAL EQUIPMENT CORPORATION [US/US]; 146 Main Street, Maynard, MA 01754 (US).
DIGITAL EQUIPMENT INTERNATIONAL LTD. [CH/CH]; 1, Grand' Places, CH-1700 Fribourg (CH)
Inventors: HIGGINSON, Peter, Leslie; (GB).
BERENT, Anthony, Neil; (GB)
Agent: NATH, Rama, B.; Digital Equipment Corporation, 111 Powdermill Road (MS02-3/Cl), Maynard, MA 01754 (US)
Priority Data:
9213273.7 23.06.1992 GB
Title (EN) ATM CELL SYNCHRONIZATION
(FR) SYNCHRONISATION DE CELLULES EN MODE DE TRANSMISSION ASYNCHRONE
Abstract: front page image
(EN)A device (11) includes a sync unit (20) to identify and achieve synchronization with the cell boundaries of a 53-byte ATM cell stream. Each cell starts with a 5-byte header in which the 5th byte is a CRC byte. Instead of testing all possible bytes to see whether they are cell boundaries, a CRC circuit (21) computes CRCs for successive 5-byte blocks, under the control of a 5-state header counter (22). If such a block is a header, its CRC is a predetermined value, and a match signal is sent to a logic circuit (23), which starts a 53-state cell counter (24) and stops the header counter (22). A 4-state repeat counter (25) checks that the next 5 blocks checked by the CRC circuit (21) are also headers, as confirmation. Synchronization is achieved within at most 5 cells, because the test period of the testing circuitry (which could be longer than the header length) is coprime with the cell length.
(FR)L'invention concerne un dispositif (11) constitué d'une unité de synchronisation (20) permettant d'identifier et de réaliser une synchronisation avec les frontières des cellules d'une suite de cellules en mode de transmission asynchrone à 53 octets. Chaque cellule commence par un en-tête de 5 octets, dans lequel le cinquième octet est un octet de contrôle de redondance cyclique. Au lieu de tester tous les octets possibles afin de vérifier la présence de frontières de cellule, un circuit (21) de contrôle de redondance cyclique calcule les contrôles de redondance cyclique pour les blocs à 5 octets successifs sous la commande d'un compteur d'en-tête à 5 états. Si un des blocs est un en-tête, sa valeur de contrôle de redondance cyclique est une valeur prédéterminée et un signal de correspondance est envoyé à un circuit logique (23) qui démarre un compteur (24) de cellules à 53 états et arrête le compteur d'en-têtes (22). Un compteur de répétitions (25) à 4 états confirme que les 5 blocs suivants vérifiés par le circuit de contrôle de redondance cyclique (21) sont également des en-têtes. La synchronisation est réalisée dans 5 cellules au plus car la longueur de la période de test des circuits d'essai (qui pourrait être supérieure à celle des en-têtes) correspond à un nombre premier tout comme la longueur de la cellule.
Designated States: JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)