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1. (WO1993021576) IMPLEMENTATION TECHNIQUES OF SELF-CHECKING ARITHMETIC OPERATORS AND DATA PATHS BASED ON DOUBLE-RAIL AND PARITY CODES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1993/021576    International Application No.:    PCT/GR1993/000007
Publication Date: 28.10.1993 International Filing Date: 14.04.1993
IPC:
G06F 7/00 (2006.01), G06F 11/08 (2006.01), G06F 11/10 (2006.01)
Applicants: SOFIA KOLONI LTD. [GR/GR]; 84 Imittou Str., Cholargos, GR-15561 Athens (GR) (For All Designated States Except US).
NICOLAIDIS, Michael [GR/FR]; (FR) (For US Only)
Inventors: NICOLAIDIS, Michael; (FR)
Priority Data:
920100163 21.04.1992 GR
Title (EN) IMPLEMENTATION TECHNIQUES OF SELF-CHECKING ARITHMETIC OPERATORS AND DATA PATHS BASED ON DOUBLE-RAIL AND PARITY CODES
(FR) TECHNIQUES DE MISE EN OEUVRE D'OPERATEURS ARITHMETIQUES ET DE CHEMINS DE DONNEES A AUTOVERIFICATION UTILISANT DES CODES A DOUBLE RAIL ET DE PARITE
Abstract: front page image
(EN)Method of self-checking arithmetic units and data paths using the double rail code for the arithmetic operators and a parity code for the other blocks. The method uses a single block for the generation of both codes, thus avoiding the need of code translators. The ripple-carry adders, ALU's, multiply and divide arrays are implemented with DCVS or static differential gates, to avoid overhead (Output Checking/Parity Generation Scheme). When the adders or ALU's are of a certain length, the schemes used are the Carry and Output Checking/Parity Generation and Carry Checking/Parity Prediction.
(FR)Procédé d'autovérification d'unités arithmétiques et de chemins de données utilisant un code à double rail pour les opérateurs arithmétiques et un code de parité pour les autres blocs. Le procédé utilise un bloc unique pour la génération des deux codes, ce qui évite l'emploi de traducteurs de codes. Les additionneurs à report simultané, les unités arithmétiques et logiques et les réseaux multiplicateurs et diviseurs sont mis en ÷uvre à l'aide de DCVS ou de grilles différentielles statiques, afin de ne pas nécessiter de composants supplémentaires (processus de vérification de sortie/génération de parité). Lorsque les additionneurs ou les unités arithmétiques et logiques présentent une certaine longueur, on utilise le processus de vérification de report et de sortie/génération de parité et le processus de vérification de report/prédiction de parité.
Designated States: CA, JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)