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1. (WO1993021575) A HIGH DENSITY BUFFER MEMORY ARCHITECTURE AND METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1993/021575    International Application No.:    PCT/JP1993/000464
Publication Date: 28.10.1993 International Filing Date: 12.04.1993
Chapter 2 Demand Filed:    12.11.1993    
IPC:
G06F 3/06 (2006.01), G06F 5/06 (2006.01), G06F 5/16 (2006.01)
Applicants: SEIKO EPSON CORPORATION [JP/JP]; 4-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 163 (JP)
Inventors: LIN, Chong, Ming; (US).
WERNER, Raymond, J.; (US)
Agent: SUZUKI, Kisaburo; Seiko Epson Corporation, 4-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 163 (JP).
PATENTANWALTE GRUNECKER, KINKELDEY, STOCKMAIR &; PARTNER, Maximilianstrasse 58, 8000 Munchen 22 (DE)
Priority Data:
07/867,637 13.04.1992 US
Title (EN) A HIGH DENSITY BUFFER MEMORY ARCHITECTURE AND METHOD
(FR) ARCHITECTUE DE MEMOIRE TAMPON HAUTE DENSITE ET PROCEDE CORRESPONDANT
Abstract: front page image
(EN)A buffer memory architecture, method, and chip floor plan allows for significant reduction in the physical area required for a buffer memory of any given size in a microelectronic device. Buffer applications wherein random access to the buffered data is not required use a CMOS dynamic serial memory with p-channel devices supplied with a voltage less positive than the voltage supplied to their respective n-wells. In a particular embodiment, three memory stages are used in a cascaded fashion. The first and third memory stages store data on a parallel basis, while the second memory stage stores data on a serial basis. The second memory stage can be fabricated using much less chip area per bit than the first and third memory stages. Significant area reduction is achieved because the second memory stage eliminates addressing overhead associated with conventional high-density memory schemes, and low voltage power supplies permit relaxation of latch-up prevention layout rules.
(FR)L'invention se rapporte à une architecture de mémoire tampon, à son procédé associé et à un plan correspondant d'aménagement de puces de circuits, qui permettent de réduire considérablement la surface physique nécessitée par une mémoire tampon de n'importe quelle taille dans un dispositif microélectronique. Les applications avec mémoire tampon dans lesquelles un accès sélectif aux données stockées en mémoire tampon n'est pas requis utilisent une mémoire sérielle dynamique MOS complémentaire avec des dispositifs à canaux type p alimentés par une tension moins positive que la tension qui alimente les microalvéoles type n correspondantes. Dans un mode de réalisation particulier, on utilise trois étages de mémoire en mode cascade. Les premier et troisième étages de mémoire stockent les données sur une base parallèle, tandis que le second étage de mémoire stocke les données sur une base sérielle. On peut fabriquer le second étage de mémoire en utilisant une superficie de puce par bit considérablement moins grande que pour les premier et troisième étages de mémoire. Une réduction de surface importante est obtenue car le second étage de mémoire élimine les bits auxiliaires d'adressage associés aux systèmes de mémoire haute densité classiques, et l'alimentation basse tension permet un assouplissement des régles d'implantation pour la prévention du verrouillage à l'état passant.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE).
Publication Language: English (EN)
Filing Language: English (EN)