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1. (WO1992011637) METHOD AND APPARATUS FOR COMPENSATING FOR BIT LINE DELAYS IN SEMICONDUCTOR MEMORIES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1992/011637    International Application No.:    PCT/US1991/009537
Publication Date: 09.07.1992 International Filing Date: 19.12.1991
Chapter 2 Demand Filed:    17.07.1992    
IPC:
G11C 7/14 (2006.01)
Applicants: VLSI TECHNOLOGY, INC. [US/US]; 1109 McKay Drive, San Jose, CA 95131 (US)
Inventors: ZAMPAGLIONI, Michael; (US).
PHUONG, Hai, Van; (US)
Agent: HICKMAN, Paul, L.; Hickman & Associates, P.O. Box 61059, Palo Alto, CA 94306 (US)
Priority Data:
632,765 20.12.1990 US
Title (EN) METHOD AND APPARATUS FOR COMPENSATING FOR BIT LINE DELAYS IN SEMICONDUCTOR MEMORIES
(FR) PROCEDE ET APPAREIL SERVANT A COMPENSER LES RETARDS D'UNE LIGNE DE BITS DANS DES MEMOIRES A SEMI-CONDUCTEURS
Abstract: front page image
(EN)A method for compensating for bit line delays in semiconductor memories including the steps of developing a dummy word line signal representative of the delay of a word line of a semiconductor memory and controlling the sense amplifier (16) of the semiconductor memory (10) with a control signal derived, at least in part, from the dummy word line signal. Preferably, the dummy word line signal is delayed by a fixed delay (44b) or by delay produced by a proportionally loaded dummy bit line (46). A circuit embodying the method of the present invention includes a dummy word (36) which produces a dummy word signal upon the activation of any word (18) of the semiconductor memory (10) and a delay (44) coupling the dummy word signal to the clock input of the sense amplifier (16). The delay may be a fixed delay (44b) including a number of logic elements (54), or it may be developed by a proportionally loaded bit line (46) which has a fraction of the load of an actual bit line of the semiconductor memory. In either embodiment, the sense amplifier is clocked soon after the bit lines of the semiconductor memory are ready for sensing.
(FR)Le procédé décrit, qui sert à compenser les retards d'une ligne de bits dans des mémoires à semi-conducteurs, consiste à créer un signal de ligne de mots factice représentatif du retard d'une ligne de mots d'une mémoire à semi-conducteur et à commander l'amplificateur de détection (16) de la mémoire à semi-conducteur (10) au moyen d'un signal de commande dérivé, au moins partiellement, du signal de ligne de mots factice. Le signal de ligne de mots factice est de préférence retardé d'une valeur de retard fixe (44b) ou d'une valeur de retard produite par une ligne de bits factice chargée proportionnellement (46). Un circuit de réalisation de ce procédé comprend un mot factice (36) qui produit un signal de mot factice au moment de l'activation de n'importe quel mot (18) de la mémoire à semi-conducteur (10) et une unité de retard (44) qui applique le signal de mot factice à l'entrée horloge de l'amplificateur de détection (16). Le retard peut avoir une valeur de retard fixe (44b) incluant un certain nombre d'éléments logiques (54) ou il peut être établi par une ligne de bits chargée proportionnellement (46) qui possède une fraction de la charge d'une ligne de bits réelle de la mémoire à semi-conducteur. Dans tous les modes de réalisation, l'amplificateur de détection reçoit un signal d'horloge dès que les lignes de bits de la mémoire à semi-conducteur sont prêtes pour la détection.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, MC, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)