Search International and National Patent Collections
Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO1992010029) ADAPTIVE DECISION FEEDBACK EQUALIZER APPARATUS FOR PROCESSING INFORMATION STORED ON DIGITAL STORAGE MEDIA
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1992/010029 International Application No.: PCT/US1991/009010
Publication Date: 11.06.1992 International Filing Date: 02.12.1991
Chapter 2 Demand Filed: 26.06.1992
IPC:
G11B 20/10 (2006.01) ,H04L 25/03 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
B
INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
20
Signal processing not specific to the method of recording or reproducing; Circuits therefor
10
Digital recording or reproducing
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
L
TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
25
Baseband systems
02
Details
03
Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
Applicants:
BOARD OF TRUSTEES, LELAND STANFORD, JR. UNIVERSITY [US/US]; Stanford, CA 94305, US
Inventors:
FISHER, Kevin, D.; US
ABBOTT, William, L.; US
CIOFFI, John, M.; US
BEDNARZ, Philip, S.; US
Agent:
HAMRICK, Claude, A., S.; Rosenblum, Parish & Isaacs 160 West Santa Clara Street 15th Floor San Jose, CA 95113, US
Priority Data:
622,10603.12.1990US
801,81502.12.1991US
Title (EN) ADAPTIVE DECISION FEEDBACK EQUALIZER APPARATUS FOR PROCESSING INFORMATION STORED ON DIGITAL STORAGE MEDIA
(FR) EGALISEUR RECURSIF ADAPTATIF POUR LE TRAITEMENT D'INFORMATIONS STOCKEES SUR DES SUPPORTS DE DONNEES NUMERIQUES
Abstract:
(EN) Adaptive decision feedback equilizer apparatus for processing information including a data input buffer (34), a gain acquisition circuit (42), a timing acquisition circuit (40) operative to generate timing error signals, a synchronizing circuit (44) for generating sync detect signals and polarity signals, an FIR filter (36) for generating linear filter output signals, register (39), feedforward update logic (38) for adjusting the equalizer coefficient signals, a dual ported RAM (50) for storing the equalizer coefficient signals, feedback logic (48) responsive to the linear filter output signals, feedback update logic (52) for adjusting the values of the coefficient signals, steady-state timing logic (54), and a controller (46) responsive to the polarity signals and the sync detect signals and operative to generate the train data signals.
(FR) L'invention se rapporte à un égaliseur récursif adaptatif pour le traitement d'informations qui comprend un tampon d'entrée de données (34), un circuit d'acquisition de gain (42), un circuit d'acquisition de rythme (40) servant à produire des signaux d'erreur de rythme, un circuit de synchronisation (44) servant à produire des signaux de déctection 'SYNC' et des signaux de polarité, un filtre à réponse impulsionnelle finie (SIR) (36) servant à produire des signaux de sortie de filtre linéaires, un registre (39), un circuit logique de mise à jour avec réaction vers l'avant (SS) (38) servant à régler les signaux de coefficient de l'égaliseur, une mémoire à accès sélectif (RAM) à double accès (50) servant à stocker les signaux de coefficient de l'égaliseur, un circuit logique à contre-réaction (SD) (48) réagissant aux signaux de sortie de filtre linéaire, un circuit logique de mise à jour à contre-réaction (52) servant à régler les valeurs des signaux de coefficient, un circuit logique de rythme en régime permanent (54), et un contrôleur (46) qui réagit aux signaux de polarité et aux signaux de détection 'SYNC' et qui sert à produire les signaux correspondant aux trains de données.
Designated States: AU, JP
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, MC, NL, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0560945AU1992011504