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1. (WO1992003826) BICMOS MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1992/003826    International Application No.:    PCT/US1991/005804
Publication Date: 05.03.1992 International Filing Date: 15.08.1991
Chapter 2 Demand Filed:    16.03.1992    
IPC:
G11C 8/08 (2006.01), G11C 8/10 (2006.01)
Applicants: UNISYS CORPORATION [US/US]; Township Line and Union Meeting Roads, P.O. Box 500, Blue Bell, PA 19424 (US)
Inventors: SHOOKHTIM, Rimon; (US).
LEE, Lo-Shan; (US).
MANSOORIAN, Babak; (US)
Agent: STARR, Mark, T.; Unisys Corporation, Township Line and Union Meeting Roads, P.O. Box 500, Blue Bell, PA 19424 (US)
Priority Data:
569,673 17.08.1990 US
Title (EN) BICMOS MEMORY
(FR) MEMOIRE BICMOS
Abstract: front page image
(EN)A digital BiCMOS memory chip (Fig. 2) includes a row of memory cells (40), and an address decoder (50) for the row of cells. Each of the memory cells is constructed of field-effect transistors (41, 42, 43, 44) which operate at CMOS voltage levels (-3.2v, -0.8v), whereas the address decoder (50) is constructed of bipolar transistors (51-1 thru 51-N, 52, 56) which operate at ECL voltage levels (-2.4x, -3.2x). A direct connection is made via a row line (Rx) from the addresss decoder (50) to the row of memory cells with no ECL-to-CMOS voltage level converter lying therebetween. This direct connection is made operable by properly selecting all voltages that occur on certain nodes (N2, N3) in the address decoder and the memory cell; and, that enables the memory to be read faster plus occupy less chip space plus dissipate less power than the prior art.
(FR)Une puce de mémoire BiCMOS numérique (Fig. 2) comprend une rangée de cellules mémoires (40) et un décodeur d'adresse (50) pour la rangée de cellules. Chacune des cellules de mémoire est constituée de transistors à effet de champ (41, 42, 43, 44) qui fonctionnent à des niveaux de tension CMOS (-3,2v, -0,8v), tandis que le décodeur d'adresse (50) est constitué de transistors bipolaires (51-1 à 51-N, 52, 56) qui fonctionnent à des niveaux de tension ECL (-2,4x, -3,2x). Une connexion directe est constituée par une ligne de rangée (Rx) allant du décodeur d'adresse (50) à la rangée de cellules mémoires sans aucun convertisseur de niveau de tension ECL en tension CMOS entre eux. Cette connexion directe est rendue opérationnelle en sélectionnant de manière appropriée toutes les tensions qui ont lieu sur certains n÷uds (N2, N3) dans le décodeur d'adresse et dans la cellule mémoire; ceci permet de lire la mémoire plus rapidement, de prendre moins d'espace des puces et une dissipation moindre de la puissance que dans l'art antérieur.
Designated States: JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)