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1. (WO1992003793) INTERRUPT CONTROL FOR MULTIPROCESSOR COMPUTER SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1992/003793    International Application No.:    PCT/US1991/005474
Publication Date: 05.03.1992 International Filing Date: 01.08.1991
Chapter 2 Demand Filed:    26.02.1992    
IPC:
G06F 13/24 (2006.01)
Applicants: NEXGEN MICROSYSTEMS [US/US]; 2202 North First Street, San Jose, CA 95131 (US)
Inventors: MCFARLAND, Harold, L.; (US)
Agent: SLONE, David, N.; Townsend and Townsend, One Market Plaza, 2000 Steuart Tower, San Francisco, CA 94105 (US)
Priority Data:
567,399 14.08.1990 US
Title (EN) INTERRUPT CONTROL FOR MULTIPROCESSOR COMPUTER SYSTEM
(FR) COMMANDE D'INTERRUPTIONS POUR SYSTEME INFORMATIQUE MULTIPROCESSEUR
Abstract: front page image
(EN)A technique that efficiently allocates the servicing of interrupts among a plurality of CPUs in a multiprocessor computer system requires no change in software that was written for a system with one CPU and one PIC. Symmetric and asymmetric configurations contemplate a primary CPU (15a) and one or more secondary CPU's (15b-d) responding to and servicing multiple sets of interrupts. Both configurations include interrupt supervisory logic to support such operation. The symmetric configuration provides a PIC (20a-d) for each CPU in the system. All the PICs are located at the same I/O address, and separate provision is made to specify which PIC is to respond to an interrupt acknowledge cycle initiated by a particular CPU. The asymmetric configuration of the present invention provides a PIC (20a) for the primary CPU (15a) only. That PIC's interrupt line is communicated only to the primary CPU. Another mechanism, such as an ATTN facility (95), is provided to drive the secondary CPU's interrupt inputs. Since the secondary CPUs lack PICs there is provided logic (48) that responds to an interrupt acknowledge operation from any of the secondary CPU's by driving a fixed, interrupt vector onto the data bus.
(FR)Technique attribuant efficacement le traitement d'interruptions parmi une pluralité d'unités centrales de traitement dans un système informatique multiprocesseur et ne requérant aucun changement du logiciel enregistré pour un système avec une unité centrale ou un automate programmable d'interruptions. Des configurations symétriques ou asymétriques sont conçues avec une unité centrale pricipale de traitement (15a) et une ou plusieurs unités centrales secondaires de traitement (15b-d) répondant à, et desservant des ensembles d'interruptions multiples. Les deux configurations comportent une logique de surveillance des interruptions qui prend en charge de telles opérations. La configuration symétrique comprend un automate programmable d'interruptions (20a-d) pour chaque unité centrale du système. Tous les automates programmables d'interruptions se trouvent à la même adresse d'entrée/sortie, et cette configuration permet de spécifier séparément quel automate programmable d'interruptions doit répondre à un cycle d'accusé de réception déclenché par une unité centrale particulière. La configuration asymétrique de la présente invention ne comprend un automate programmable d'interruptions (20a) que pour l'unité centrale principale (15a). La ligne d'interruptions de l'automate programmable d'interruptions ne communique qu'avec l'unité centrale principale. Un autre mécanisme, tel que la fonction ATTN (95), est incorporé pour commander les entrées d'interruptions des unités centrales secondaires. Comme les unités centrales secondaires n'ont pas d'automates programmables d'interruptions, le système comporte une logique (48) qui répond à une opération d'accusé de réception d'interruption déclenchée par n'importe quelle unité centrale secondaire en envoyant un vecteur d'interruption fixe dans le bus de données.
Designated States: DE, GB, JP, KR.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)