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1. (WO1992003791) MEMORY ACCESS SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1992/003791    International Application No.:    PCT/JP1991/001124
Publication Date: 05.03.1992 International Filing Date: 23.08.1991
IPC:
G06F 12/06 (2006.01), G06F 13/42 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1015, Kamikodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa 211 (JP) (For All Designated States Except US).
IINO, Hideyuki [JP/JP]; (JP) (For US Only).
TAKAHASHI, Hiromasa [JP/JP]; (JP) (For US Only)
Inventors: IINO, Hideyuki; (JP).
TAKAHASHI, Hiromasa; (JP)
Agent: AOKI, Akira; A. Aoki & Associates, Seiko Toranomon Bldg., 8-10, Toranomon 1-chome, Minato-ku, Tokyo 105 (JP)
Priority Data:
2/222774 24.08.1990 JP
Title (EN) MEMORY ACCESS SYSTEM
(FR) SYSTEME D'ACCES MEMOIRE
Abstract: front page image
(EN)An access memory system according to pipeline processing realizing an access to both microprocessors operated by 2 clocks per cycle and 1 clock per cycle. This method improves the access speed of the main memory while keeping flexibility, wherein a transition request signal for the pipe line is received to generate a control signal continuing by the number of cycles corresponding to at least the number of first-out addresses of the pipeline from immediately after start of pipeline operation and a display signal for displaying the completion of data access to banks. Then, while either of these two signals is generated, an address latch signal synchronizing with a clock signal is generated, the address latch signal is distributed to each bank, and data access is executed at a high speed.
(FR)Est décrit un système d'accès mémoire selon le traitement pipeline réalisant un accès aux deux microprocesseurs commandés par deux impulsions d'horloge par cycle et une impulsion d'horloge par cycle. Cette méthode améliore la vitesse d'accès à la mémoire principale tout en maintenant la souplesse. Un signal de demande de transition pour le pipeline est reçu afin de générer un signal de commande se poursuivant selon le nombre de cycles correspondant à au moins le nombre d'adresses premières sorties du pipeline depuis immédiatement après le début du fonctionnement en pipeline, et un signal d'affichage pour afficher l'achèvement de l'accès aux blocs de mémoire. Ensuite, tandis que l'un ou l'autre de ces deux signaux est produit, un signal de verrouillage d'adresses synchronisé avec un signal d'horloge est produit, le signal de verrouillage d'adresses est distribué à chaque bloc, et l'accès aux données est exécuté à vitesse élevée.
Designated States: KR, US.
European Patent Office (DE, FR, GB).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)