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1. (WO1991018457) METHOD OF AND CIRCUIT FOR SYNCHRONIZING DATA
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Pub. No.: WO/1991/018457 International Application No.: PCT/CA1991/000152
Publication Date: 28.11.1991 International Filing Date: 07.05.1991
Chapter 2 Demand Filed: 02.11.1991
IPC:
H04J 3/07 (2006.01)
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
J
MULTIPLEX COMMUNICATION
3
Time-division multiplex systems
02
Details
06
Synchronising arrangements
07
using pulse stuffing for systems with different or fluctuating information rates
Applicants:
NORTHERN TELECOM LIMITED [CA/CA]; World Trade Center of Montreal 380 St. Antoine Street West 8th Floor Montreal, Quebec H2Y 3Y4, CA
Inventors:
SERACK, James, Arthur; CA
Agent:
HALEY, R., John; Patent Department Northern Telecom Limited P.O. Box 3511, Station C Ottawa, Ontario K1Y 4H7, CA
Priority Data:
524,90318.05.1990US
Title (EN) METHOD OF AND CIRCUIT FOR SYNCHRONIZING DATA
(FR) PROCEDE ET CIRCUIT DE SYNCHRONISATION DE DONNEES
Abstract:
(EN) Asynchronous DS-1 data is byte synchronized and converted to the SONET VT1.5 format by storing the DS-1 data in a store (20) from which it is read in dependence upon a gapped clock signal (40) which is produced by gapping a first gapped clock signal (48) with a ratio of 208/193, which is the ratio of VT SPE bits per frame to DS-1 bits per frame. The first gapped clock signal is produced by gapping a VT1.5 synchronous clock signal (46). A frequency difference between the first gapped clock signal and the asynchronous data rate, multiplied in a frequency multiplier (26) by the ratio of 208/193, is monitored by comparing the counts of modulo-208 counters (84, 86), and, in dependence upon the monitored frequency difference, the gapping of the synchronous clock signal is controlled to achieve positive or negative stuffing and hence to compensate for the frequency difference.
(FR) Des données DS-1 asynchrones sont synchronisées au niveau des bytes et converties au format SONET VT1.5 par la mémorisation des données DS-1 dans une mémoire (20) où elles sont lues en fonction d'un signal d'horloge à intervalles (40) qui est produit par la formation d'intervalles dans un premier signal d'horloge à intervalles (48) en un rapport de 208/193 qui est le rapport entre des bits VT SPE par bloc et des bits DS-1 par trame. Le premier signal d'horloge est produit par la formation d'intervalles dans un signal d'horloge synchronisé VT1.5 (46). Une différence de fréquence entre le premier signal d'horloge à intervalles et la fréquence de données asynchrones, multipliée dans un multiplicateur de fréquence par le rapport 208/193 est surveillée par la comparaison des comptages des compteurs modulo-208 (84, 86), et, en fonction de la différence de fréquence surveillée, la formation d'intervalles dans le signal d'horloge synchrone est commandée afin d'effectuer un bourrage positif ou négatif et ainsi de compenser la différence de fréquence.
Designated States: CA, JP
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0529012JP7071064JPH05505712CA2069092