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1. (WO1991007830) CLOCK DEJITTER CIRCUITS FOR REGENERATING JITTERED CLOCK SIGNALS
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1991/007830 International Application No.: PCT/US1990/006742
Publication Date: 30.05.1991 International Filing Date: 16.11.1990
Chapter 2 Demand Filed: 15.05.1991
IPC:
G06F 5/06 (2006.01) ,H04J 3/07 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
5
Methods or arrangements for data conversion without changing the order or content of the data handled
06
for changing the speed of data flow, i.e. speed regularising
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
J
MULTIPLEX COMMUNICATION
3
Time-division multiplex systems
02
Details
06
Synchronising arrangements
07
using pulse stuffing for systems with different or fluctuating information rates
Applicants:
TRANSWITCH CORPORATION [US/US]; 8 Progress Drive Shelton, CT 06484, US (AllExceptUS)
UPP, Daniel, C. [US/US]; US (UsOnly)
Inventors:
UPP, Daniel, C.; US
Agent:
GORDON, David, P.; 65 Woods End Road Stamford, CT 06905, US
Priority Data:
439,09717.11.1989US
Title (EN) CLOCK DEJITTER CIRCUITS FOR REGENERATING JITTERED CLOCK SIGNALS
(FR) CIRCUITS ANTI-SAUTILLEMENT D'HORLOGE POUR LA REGENERATION DE SIGNAUX D'HORLOGE SAUTILLANTS
Abstract:
(EN) Clock dejitter circuits are provided and comprise control circuits (30) for generating a plurality of pulses over a clock cycle, and clock circuits (60) for tracking the speeds of jittered incoming data signal and based on those speeds, and utilizing the plurality of pulses, generating substantially unjittered data signals at the nominal rates of the jittered incoming signals. A control circuit (30) broadly includes a divide by value x-divide by value x+1 circuit (42) which receives a fast input clock signal, a modulus y counter (46), and a count decode (52) for providing z control pulses over the count of y, and a logic gate (56) for taking the outputs from the count decode (52) and controlling the divide block (42) to guarantee that the divide block (42) divides the fast input clock signal by value x q times for every r times the divide block (42) divides the fast input clock signal by value x+1; wherein q plus r equals y, and z equals either q+1 or r+1.
(FR) L'invention concerne des circuits anti-sautillement d'horloge qui comprennent des circuits de commande (30) lesquels génèrent une pluralité d'impulsions sur un cycle d'horloge, et des circuits d'horloge (60) pour suivre les vitesses d'un signal de données entrant sautillant basé sur ces vitesses, et utilisant la pluralité d'impulsions, et générer des signaux de données sensiblement non sautillants à des vitesses nominales des signaux entrant sautillants. Un circuit de commande (30) comprend d'une manière générale un circuit valeur x divisé par valeur x+1 (42) qui reçoit un signal d'horloge d'entrée rapide, un compteur de module y (46), et un décodeur de comptage (52) pour envoyer des impulsions de commande z par-dessus le comptage de y, et une porte logique (56) pour prendre les sorties provenant du décodeur de comptage (52) et commander le bloc de division (42) afin de s'assurer que le bloc de division (42) divise le signal d'horloge d'entrée rapide par la valeur x q x pour chaque nombre de fois r que le bloc de division (42) divise le signal d'horloge d'entrée rapide par la valeur x+1; q+r étant égal à y, et z étant égal soit à q+1 soit à r+1.
Designated States: CA, JP, US
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0579595CA2068867