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1. (WO1991007821) MULTILOOP SYNTHESIZER WITH OPTIMAL SPURIOUS PERFORMANCE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1991/007821 International Application No.: PCT/US1990/006041
Publication Date: 30.05.1991 International Filing Date: 22.10.1990
Chapter 2 Demand Filed: 16.05.1991
IPC:
H03L 7/22 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
16
Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
22
using more than one loop
Applicants:
MOTOROLA, INC. [US/US]; 1303 East Algonquin Road Schaumburg, IL 60196, US
Inventors:
TAY, Wan, Fook; US
Agent:
PARMELEE, Steven, G. ; Motorola, Inc. Intellectual Property Dept. 1303 East Algonquin Road Schaumburg, IL 60196, US
Priority Data:
438,56120.11.1989US
Title (EN) MULTILOOP SYNTHESIZER WITH OPTIMAL SPURIOUS PERFORMANCE
(FR) CIRCUITS SYNTHETISEURS A BOUCLES MULTIPLES A FONCTIONNEMENT OPTIMAL PAR RAPPORT A DES INTERFERENCES
Abstract:
(EN) An improved mixed down synthesizer scheme (10) having a first phase locked loop (12) and a second phase locked loop (14) provides a first frequency and a second frequency respectively. The first phase locked loop (12) has at least a first programmably tunable filter (30) and a mixer (28). The second phase locked loop (14) has an output received by the mixer (28) in the first phase locked loop (12). A controlling means (18 and 20) controls the first and second frequencies and tunes the first programmably tunable filter (30). The first and second phase locked loops (12) and (14) are programmed to maintain a constant frequency ratio between the first and second frequencies in order to maintain a minimum frequency offset from the mixed-in spurious products.
(FR) Un schéma amélioré de circuits synthétiseurs (10) à réduction des fréquences par mixage comprend une première boucle (12) à verrouillage de phase et une deuxième boucle (14) à verrouillage de phase, qui fournissent des première et deuxième fréquences respectivment. La première boucle (12) à verrouillage de phase comprend au moins un premier filtre (30) syntonisable de manière programmable et un mélangeur (28). La deuxième boucle (14) à verrouillage de phase comprend une sortie reçue par le mélangeur (28) dans la première boucle (12) à verrouillage de phase. Un organe de commande (18 et 20) commande les première et deuxième fréquences et syntonise le premier filtre (30) syntonisable de manière programmable. Les première et deuxième boucles (12, 14) à verrouillage de phase sont programmées de façon à maintenir un rapport constant de fréquences entre les première et deuxième fréquences et à maintenir un décalage minimum entre les fréquences et les produits parasites du mixage.
Designated States: JP
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, GR, IT, LU, NL, SE)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0516624