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1. (WO1990016068) SOFT ERROR IMMUNE MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1990/016068    International Application No.:    PCT/US1990/003405
Publication Date: 27.12.1990 International Filing Date: 15.06.1990
Chapter 2 Demand Filed:    26.12.1990    
IPC:
G11C 5/00 (2006.01), G11C 11/411 (2006.01), G11C 11/415 (2006.01), G11C 11/416 (2006.01)
Applicants: BIPOLAR INTEGRATED TECHNOLOGY, INC. [US/US]; 1050 Northwest Compton Drive, Beaverton, OR 97006 (US) (For All Designated States Except US).
SLAMOWITZ, Mark, N. [US/US]; (US) (For US Only).
LEFFERTS, Robert, B. [US/US]; (US) (For US Only)
Inventors: SLAMOWITZ, Mark, N.; (US).
LEFFERTS, Robert, B.; (US)
Agent: STOLOWITZ, Micah, D.; Marger & Johnson, Inc., 621 Southwest Morrison Street, Suite 650, Portland, OR 97205 (US)
Priority Data:
366,737 15.06.1989 US
Title (EN) SOFT ERROR IMMUNE MEMORY
(FR) MEMOIRE IMMUNE A DES ERREURS TEMPORAIRES
Abstract: front page image
(EN)An alpha radiation immune integrated circuit memory cell (Fig. 4) has a pair of secondary transistors (Q3, Q4) connected to cross-couple the primary transistors (Q1, Q2) to form a pair of slow, secondary storage nodes (B1, B2). The secondary transistors are biased to a low standby current (IEFstby) for alpha immunity during standby mode, and boosted to a higher write current (Iwrite) during write operations. The secondary transistors eliminate saturation in the primary transistors, prevent stored charge and therefore avoid write recovery delay. A memory array is formed of rows of such cells, with all of the secondary emitters of each row coupled (via Q5, Q6) to a standby current source (IEFstby*2n). The individual row standby current sources are coupled together through a balanced resistor (R4) network. Alternatively, a separate write boost current source (Iboost) is provided, and switched (via Q13, Q14) to rows selected for a write operation, so that each of the nonselected rows maintains full standby current (IEFstby*2n). The array is partitioned into subarrays (A, B, C), each subarray having a local write boost current source (64) to minimize common line voltage drop.
(FR)Une cellule de mémoire (Figure 4) d'un circuit intégré immune aux rayonnements alpha comprend une paire de transistors secondaires (Q3, Q4) connectés de manière à coupler transversalement les transistors primaires (Q1, Q2) et à former une paire de noeuds secondaires lents d'enregistrement (B1, B2). Les transistors secondaires sont polarisés avec un faible courant de repos (IEFstby) qui assure leur immunité aux rayons alpha en mode de repos et excités jusqu'à un courant plus élevé d'écriture (Iwrite) lors d'opérations d'écriture. Les transistors secondaires éliminent la saturation des transistors primaires, évitent des charges enregistrées et par conséquent des délais de récupération d'écriture. Un ensemble de mémoire est formé de rangées de ces cellules, tous les émetteurs secondaires de chaque rangée étant couplés (par Q5, Q6) à une source de courant de repos (IEFstby*2n). Les sources de courant de repos des rangées individuelles sont couplées les unes aux autres par un réseau de résistances (R4) équilibrées. Alternativement, une source séparée de courant excité d'écriture (Iboost) est branchée (par Q13, Q14) sur les rangées sélectionnées pour effectuer une opération d'écriture, de sorte que toutes les rangées non sélectionnées gardent la totalité du courant de repos (IEFstby*2n). L'ensemble est subdivisé en sous-ensembles (A, B, C) qui ont chacun une source locale (64) de courant excité d'écriture afin de minimiser des chutes de tension du réseau commun.
Designated States: JP, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)