WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1990015412) A HIGH RELIABILITY NON-VOLATILE MEMORY CIRCUIT AND STRUCTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1990/015412    International Application No.:    PCT/US1990/003042
Publication Date: 13.12.1990 International Filing Date: 31.05.1990
IPC:
G11C 16/02 (2006.01), G11C 16/04 (2006.01)
Applicants: SIERRA SEMICONDUCTOR CORPORATION [US/US]; 2075 North Capitol Avenue, San Jose, CA 95132 (US)
Inventors: NOLAN, Joseph, G.; (US)
Agent: YIN, Ronald, L.; Limbach, Limbach & Sutton, 2001 Ferry Building, San Francisco, CA 94111 (US)
Priority Data:
364,244 08.06.1989 US
Title (EN) A HIGH RELIABILITY NON-VOLATILE MEMORY CIRCUIT AND STRUCTURE
(FR) STRUCTURE ET CIRCUIT DE MEMOIRE REMANENTE DE HAUTE FIABILITE
Abstract: front page image
(EN)A high reliability, high density, non-volatile memory circuit (10) is disclosed. The circuit comprises a storage cell (19) which has a first MOS enhancement type transistor (12), a second MOS enhancement type transistor (14), a tunnel terminal device (26) and a capacitor (28). The first MOS enhancement type transistor (12) has a source (18), a drain (15) and a gate (16). The second MOS enhancement type transistor (14) has its drain (20) connected to the source (18) of the first MOS transistor (12). The tunnel device (26) has two terminals and has one of the terminals connected to the gate (22) of the second MOS transistor (14), and the other terminal connected to the source (24) of the second MOS transistor (14). A capacitor (28) is coupled to the gate (22) of the second MOS transistor (14). A third MOS transistor (30) of the depletion type is connected to the storage cell (19). The drain (32) of the third MOS transistor (30) is connected to the source (24) of the second MOS transistor (14). The memory circuit (10) can be used in a redundant mode for high reliability and can be densely manufactured on a semiconductive substrate (40).
(FR)L'invention concerne un circuit de mémoire rémanente de haute fiabilité et de densité élevée (10). Le circuit (10) comprend une cellule de stockage (19) qui possède un premier transistor (12) de type MOS à enrichissement, un second transistor (14) de type MOS à enrichissement, un dispositif à terminal en tunnel (26) et un condensateur (28). Le premier transistor (12) du type MOS à enrichissment possède une source (18), un drain (15) et une porte (16). Le second transistor (14) de type MOS à enrichissement possède son drain (20) connecté à la source (18) du premier transistor MOS (12). Le dispositif à tunnel (26) possède deux bornes dont l'une est connectée à la porte (22) du second transistor MOS (14), et l'autre est connectée à la source (24) du second transistor MOS (14). Un condensateur (28) est couplé à la porte (22) du second transistor MOS (14). Un troisième transistor MOS (30) du type à appauvrissement est connecté à la cellule de stockage (19). Le drain (32) du troisième transistor MOS est connecté à la source (24) du second transistor MOS (14). Le circuit de mémoire (10) peut être utilisé dans un mode redondant pour obtenir une grande fiabilité et peut être fabriqué de manière dense sur un substrat à semiconducteur (40).
Designated States: JP.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)