WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO1990009024) INTEGRATED SEMICONDUCTOR STORE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1990/009024    International Application No.:    PCT/DE1990/000036
Publication Date: 09.08.1990 International Filing Date: 22.01.1990
Chapter 2 Demand Filed:    19.07.1990    
IPC:
G11C 11/4094 (2006.01), G11C 11/4096 (2006.01), G11C 29/18 (2006.01)
Applicants: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, D-80333 München (DE) (For All Designated States Except US).
HOFFMANN, Kurt [DE/DE]; (DE) (For US Only).
KOWARIK, Oskar [DE/DE]; (DE) (For US Only).
KRAUS, Rainer [DE/DE]; (DE) (For US Only).
LUSTIG, Bernhard [DE/DE]; (DE) (For US Only).
OBERLE, Hans, Dieter [DE/DE]; (DE) (For US Only)
Inventors: HOFFMANN, Kurt; (DE).
KOWARIK, Oskar; (DE).
KRAUS, Rainer; (DE).
LUSTIG, Bernhard; (DE).
OBERLE, Hans, Dieter; (DE)
Common
Representative:
SIEMENS AKTIENGESELLSCHAFT; Postach 22 16 34, D-8000 München 22 (DE)
Priority Data:
PCT/DE89/00045 26.01.1989 AT
P 39 20 871.0 26.06.1989 DE
Title (DE) INTEGRIERTER HALBLEITERSPEICHER
(EN) INTEGRATED SEMICONDUCTOR STORE
(FR) MEMOIRE SEMICONDUCTRICE INTEGREE
Abstract: front page image
(DE)Bei einem mit Paralleltestmöglichkeit ausgestatteten integrierten Halbleiterspeicher sind je internem Bitleitungspaar BL, B^¨B7L^¨B7 die Bitleitungen BL, B^¨B7L^¨B7 getrennt voneinander ansteuerbar. Damit wird sichergestellt, daß im Fehlerfall ein Kippen derjenigen internen Bewerterschaltung BWS unterbunden wird, an deren internen Bitleitungen BL, B^¨B7L^¨B7 der Fehler auftritt.
(EN)In an integrated semiconductor store with a parallel testing facility, the bit lines BL, B^¨B7L^¨B7 of each pair of internal bit lines BL, B^¨B7L^¨B7 are driven independently of each other. This ensures that if an error occurs, the internal weighting circuit BWS of the internal bit lines BL, B^¨B7L^¨B7 in which the error occurs is prevented from flipping.
(FR)Dans une mémoire semiconductrice intégrée dotée de la capacité de procéder à des tests en parallèle, les lignes de bits BL, B^¨B7L^¨B7 de chaque paire de lignes internes de bits peuvent être commandées séparément les unes des autres. On empêche ainsi en cas d'erreur le basculement du circuit interne d'évaluation BWS dont les lignes internes de bits BL, B^¨B7L^¨B7 présentent l'erreur.
Designated States: JP, KR, US.
European Patent Office (AT, BE, CH, DE, DK, ES, FR, GB, IT, LU, NL, SE).
Publication Language: German (DE)
Filing Language: German (DE)