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1. (WO1990002998) ACTIVITY VERIFICATION SYSTEM FOR MEMORY OR LOGIC
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1990/002998    International Application No.:    PCT/US1989/003933
Publication Date: 22.03.1990 International Filing Date: 12.09.1989
IPC:
G06F 11/00 (2006.01)
Applicants: UNISYS CORPORATION [US/US]; P.O. Box 500, Township Line and Union Meeting Roads, Blue Bell, PA 19424 (US)
Inventors: BYERS, Larry, L.; (US).
MICHAELSON, Wayne, A.; (US).
PAUL, Richard, F.; (US)
Agent: STARR, Mark, T.; Unisys Corporation, Township Line and Union Meeting Roads, P.O. Box 500, Blue Bell, PA 19424 (US)
Priority Data:
242,565 12.09.1988 US
Title (EN) ACTIVITY VERIFICATION SYSTEM FOR MEMORY OR LOGIC
(FR) SYSTEME DE VERIFICATION D'ACTIVITE POUR MEMOIRE OU LOGIQUE
Abstract: front page image
(EN)The logic cards for a main storage unit or computer logic which receive request operations for access to portions of the memory or logic are divided into banks or elements. When a request operation attempts to access one of the elements a return busy signal is raised from that element. The present invention structure generates a predicted busy signal which occurs during the same time the return busy signal should be activated or operable. The return busy signal and predict busy signal are compared in novel circuitry to verify that the element performing the operation is in fact performing an operation during the predetermined time slot allowed for performance of the requested operation. Fault signals for bank invalidation are stored in internal check trap circuitry for future reference when the requestor raises a subsequent request operation.
(FR)Les cartes logiques pour une unité de stockage ou une logique d'ordinateur principal recevant des opérations de demande d'accès à des parties de la mémoire ou de la logique sont divisées en groupes ou éléments. Lorsqu'une opération de demande tente d'avoir accès à l'un des éléments, un signal d'occupation retour émane de cet élément. La structure de la présente invention génère un signal d'occupation prédit qui se produit dans le même temps que le signal d'occupation retour devrait être activé. Le signal d'occupation retour et le signal d'occupation prédit sont comparés dans un nouveau circuit pour vérifier que l'élément effectuant l'opération effectue en fait une opération pendant la tranche de temps prédéterminée autorisée pour effectuer l'opération requise. Des signaux de fautes pour l'invalidation des groupes sont stockés dans un circuit piège de contrôle interne et sont utilisés comme reférences lorsqu'à l'avenir le demandeur fait une nouvelle demande.
Designated States: JP.
European Patent Office (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)