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1. (WO1989009446) COMMUNICATION PROCESSOR FOR A PACKET-SWITCHED NETWORK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1989/009446    International Application No.:    PCT/US1989/001237
Publication Date: 05.10.1989 International Filing Date: 30.03.1989
IPC:
G06F 13/362 (2006.01), H04L 12/56 (2006.01)
Applicants: TELENET COMMUNICATIONS CORPORATION [US/US]; 12490 Sunrise Valley Drive, Reston, VA 22096 (US)
Inventors: MAKRIS, Perry; (US).
CHOI, Frederick; (US).
KLIMEK, Mark; (US).
MAPP, James; (US).
MUNEMOTO, Koji; (US).
NICOLL, Jeff; (US).
SODERBERG, Mark; (US).
MOORE, James, A.; (US).
COSTA, Samuel, J., Jr.; (US).
RAMSAY, John; (US).
SWIFT, William; (US).
WALKER, Scott; (US).
BOSLOUGH, Wes; (US).
AMADOR, Eric; (US)
Agent: LEITNER, Saul @; Leitner, Greene & Christensen, Suite 203, Crystal Square 3, 1735 Jefferson Davis Highway, Arlington, VA 22202 (US)
Priority Data:
176,654 01.04.1988 US
Title (EN) COMMUNICATION PROCESSOR FOR A PACKET-SWITCHED NETWORK
(FR) PROCESSEUR DE COMMUNICATION POUR UN RESEAU A COMMUTATION PAR PAQUET
Abstract: front page image
(EN)A packet switch has a plurality of processing units (17-1, 17-n) for assembling data received at an input into packets, as well as a memory (10) for storing data packets and a bus (20) for permitting communication between each of the processing units and the memory. An arbitrator (42) in the packet switch decides which of the processing units shall be granted access to the bus means, and is programmable to selectively and alterably designate any of at least two different levels of priority of access to the bus for each of the processing units, to assure greater access to the bus by those processing units, having higher level of priority. The memory is selectively accessed via the bus in any plurality of types of bus cycles including a read cycle, a write cycle and a read/modify/write cycle, each of the cycles has a request phase and a response phase.
(FR)Un commutateur par paquet possède une pluralité d'unités de traitement (17-1, 17-n) pour rassembler les données reçues au niveau d'une entrée en paquets, ainsi qu'une mémoire (10) pour stocker des paquets de données et un bus (20) permettant la communication entre chacune des unités de traitement et la mémoire. Un élément d'arbitrage (42) dans le commutateur par paquets décide de l'unité de traitement qui aura accès au bus, et est programmable pour désigner sélectivement et de manière modifiable un niveau de priorité d'accès au bus, parmi au moins deux niveaux différents, pour chacune des unités de traitement afin d'assurer un meilleur accès au bus pour les unités de traitement dont le niveau de priorité est plus élevé. On a accès sélectivement à la mémoire par l'intermédiaire du bus dans une pluralité de types de cycles de bus, à savoir un cycle de lecture, un cycle d'écriture et un cycle de lecture/modification/écriture, chacun des cycles ayant une phase de demande et une phase de réponse.
Designated States: AU, BR, DK, FI, JP, KR, NO, SE.
European Patent Office (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)