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1. (WO1989004521) MULTIPROCESSOR INTELLIGENT CELL FOR A NETWORK WHICH PROVIDES SENSING, BIDIRECTIONAL COMMUNICATIONS AND CONTROL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/1989/004521    International Application No.:    PCT/US1988/003906
Publication Date: 18.05.1989 International Filing Date: 02.11.1988
Chapter 2 Demand Filed:    04.07.1989    
IPC:
G06F 15/173 (2006.01)
Applicants: ECHELON SYSTEMS [US/US]; 727 University Avenue, Los Gatos, CA 95030 (US)
Inventors: EISENHARD, Bruce, T.; (US).
SMITH, Stephen, R.; (US).
SANDER, Wendell, B.; (US)
Agent: TAYLOR, Edwin, H. @; Blakely, Sokoloff, Taylor & Zafman, 12400 Wilshire Boulevard, Seventh Floor, Los Angeles, CA 90025 (US)
Priority Data:
119,331 10.11.1987 US
Title (EN) MULTIPROCESSOR INTELLIGENT CELL FOR A NETWORK WHICH PROVIDES SENSING, BIDIRECTIONAL COMMUNICATIONS AND CONTROL
(FR) CELLULE INTELLIGENTE A MULTIPROCESSEUR DESTINEE A UN RESEAU ASSURANT LA DETECTION, LES COMMUNICATIONS BIDIRECTIONNELLES ET LA COMMANDE
Abstract: front page image
(EN)A plurality of intelligent cells each of which comprises an integrated circuit having a processor and input/output section coupled to a network for providing sensing, communications and control are described. Each cell includes a multiprocessor (100), input/output section (107-110), memory (115) and associated timing circuits; oscillator (112), and timing generator (111). The multiprocessor (100) is a stack oriented processor having four sets of registers (101), providing inputs to an arithmetic logic unit (ALU) (102). The ALU (102) may comprise two separate ALU's. One portion of memory (115) is used for storing instructions, ROM code (115a). The next portion of the memory is a random-access memory (115b). The third portion of the memory comprises an electrically erasable and electrically programmable read-only memory (EEPROM) (115c). Timing and control are provided to the registers, ALU and memory, whereby each cell is realized.
(FR)Est décrite une pluralité de cellules intelligentes dont chacune comprend un circuit intégré comportant un processeur ainsi qu'une section entrée/sortie couplée à un réseau afin d'assurer la détection, les communications et la commande. Chaque cellule comprend un multiprocesseur (100), une section entrée/sortie (107-110), une mémoire (115) ainsi que des circuits de synchronisation associés, un oscillateur (112), et un générateur de synchronisation (111). Le multiprocesseur (100) est un processeur orienté en empilage doté de quatre ensembles de registres (101) ménageant des entrées pour une unité arithmétique et logique (ALU) (102). L'ALU (102) peut comprendre deux ALU séparées. On utilise une partie de la mémoire (115) pour stocker des instructions, un code ROM (115a). La partie suivante de la mémoire est une mémoire à accès sélectif (115b). La troisième partie de la mémoire comprend une mémoire morte programmable effaçable électriquement (EEPROM) (115c). La synchronisation et la commande sont fournies aux registres, à l'ALU et à la mémoire, ce qui permet la réalisation de chaque cellule.
Designated States: AT, AU, BB, BG, BR, CH, DE, DK, FI, GB, HU, JP, KP, KR, LK, LU, MC, MG, MW, NL, NO, RO, SD, SE, SU.
European Patent Office (AT, BE, CH, DE, FR, GB, IT, LU, NL, SE).
Publication Language: English (EN)
Filing Language: English (EN)