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1. (WO1989000731) MEMORY DEVICE
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1989/000731 International Application No.: PCT/JP1988/000703
Publication Date: 26.01.1989 International Filing Date: 15.07.1988
IPC:
G06F 11/10 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
11
Error detection; Error correction; Monitoring
07
Responding to the occurrence of a fault, e.g. fault tolerance
08
Error detection or correction by redundancy in data representation, e.g. by using checking codes
10
Adding special bits or symbols to the coded information, e.g. parity check, casting out nines or elevens
Applicants:
FANUC LTD [JP/JP]; 3580, Shibokusa Aza-Komanba Oshino-mura Minamitsuru-gun Yamanashi 401-05, JP (AllExceptUS)
KURAKAKE, Mitsuo [JP/JP]; JP (UsOnly)
KINOSHITA, Jiro [JP/JP]; JP (UsOnly)
KAWAMURA, Fumio [JP/JP]; JP (UsOnly)
Inventors:
KURAKAKE, Mitsuo; JP
KINOSHITA, Jiro; JP
KAWAMURA, Fumio; JP
Agent:
TSUJI, Minoru; Tsuji Patent Office Daiichi Mansui Bldg. 14, Kandaogawacho 3-chome Chiyoda-ku Tokyo 101, JP
Priority Data:
62/17842717.07.1987JP
Title (EN) MEMORY DEVICE
(FR) ORGANE DE MEMOIRE
Abstract:
(EN) A RAM for storing only parity bits are combined with data RAMs to provide a memory device that has a parity check capability. Parity bits are derived from RAM data adapted to read and write a plurality of data bits at a time. To support a plurality of data RAMs (20 to 27), a parity RAM (4) for storing these data bits is provided and shared by them. This decreases the number of parity RAMs for the number of data RAMs, thus the chip area.
(FR) Une mémoire vive (RAM) servant à stocker uniquement les bits de parité est combinée avec des mémoires vives de données pour réaliser un organe de mémoire pouvant effectuer un contrôle de parité. Les bits de parité sont dérivés des données contenues en mémoire et pouvant lire et écrire une pluralité de bits de données en une seule fois. Afin de gérer une pluralité de mémoires vives de données (20 à 27), les bits de données partagent une mémoire vive de parité (4) servant à stocker ces bits. Cet agencement permet de réduire le nombre de mémoires vives de parité pour le nombre de mémoires de données et, partant, la surface de la puce.
Designated States: US
European Patent Office (DE, FR, GB)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)