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1. (WO1989000361) LEVEL CONVERSION CIRCUIT
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/1989/000361 International Application No.: PCT/US1988/001886
Publication Date: 12.01.1989 International Filing Date: 06.06.1988
IPC:
H03K 19/003 (2006.01) ,H03K 19/0185 (2006.01)
[IPC code unknown for H03K 19/03]
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
19
Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
0175
Coupling arrangements; Interface arrangements
0185
using field-effect transistors only
Applicants:
NCR CORPORATION [US/US]; World Headquarters Dayton, OH 45479, US
Inventors:
SANWO, Ikuo, Jimmy; US
SUTHAR, Mukesh, Bhogilal; US
Agent:
JEWETT, Stephen, F. @; Intellectual Property Section Law Department, NCR Corporation World Headquarters Dayton, OH 45479, US
Priority Data:
067,34829.06.1987US
Title (EN) LEVEL CONVERSION CIRCUIT
(FR) CIRCUIT DE CONVERSION DE NIVEAUX
Abstract:
(EN) In an ECL to CMOS converter circuit an ECL input signal is applied directly to the source electrode of a MOS transistor (MP1), and the gate electrode of the MOS transistor (MP1) is independently regulated by connection to a reference voltage that is connected to a current sink formed by a D.C. path to the negative CMOS voltage supply terminal. The drain electrode of the MOS transistor (MP1) is connected to the input of a CMOS inverter (MP3, MN3) to provide the necessary logic level shift. Another MOS terminal (MN1) provides a D.C. signal path by connecting the input of the CMOS inverter (MP3, MN3) to the negative CMOS voltage supply terminal.
(FR) Dans un circuit convertisseur ECL/CMOS (logique à couplage par émetteur/MOS complémentaire), on applique un signal d'entrée ECL directement à l'électrode de source d'un transistor MOS (MP1), le portillon du transistor MOS (MP1) étant régulé indépendamment par connexion à une tension de référence, connectée à un puits de courant constitué par un chemin de courant continu allant à la borne d'alimentation de tension CMOS négatiave. L'éléctrode de drain du transistor MOS (MP1) est connectée à l'entrée d'un inverseur CMOS (MP3, MN3) afin d'assurer le décalage de niveau de logique nécessaire. Une autre borne MOS (MN1) constitue un chemin de signal de courant continu par connexion de l'entrée de l'inverseur CMOS (MP3, MN3) à la borne d'alimentation de tension CMOS.
Designated States: JP
European Patent Office (DE, FR, GB)
Publication Language: English (EN)
Filing Language: English (EN)
Also published as:
EP0323999